（文章來(lái)源：OFweek）

芯片中整合的電晶體數(shù)量不斷增加，造成電路設(shè)計(jì)與驗(yàn)證挑戰(zhàn)遽增。面對(duì)日益縮短的上市時(shí)程壓力，芯片設(shè)計(jì)人員已開(kāi)始改用運(yùn)行速度更快且總體擁有成本（Total Cost of Ownership）更低的硬件模擬設(shè)備，取代傳統(tǒng)電路試驗(yàn)板或軟件模擬器，以加速芯片驗(yàn)證與除錯(cuò)速度。

雖然摩爾定律現(xiàn)在規(guī)定約兩年內(nèi)使積體電路中的電晶體數(shù)目增加一倍，但趨勢(shì)是設(shè)計(jì)/器件會(huì)繼續(xù)變得越來(lái)越大。如今，平均設(shè)計(jì)尺寸達(dá)到或超過(guò)五千萬(wàn)專用積體電路（ASIC）門(mén)，并且有些單個(gè)模組已超過(guò)一千萬(wàn)門(mén)。大部分的半導(dǎo)體公司的高端設(shè)計(jì)通常超過(guò)一億門(mén)。處理器/圖形公司的最大設(shè)計(jì)已達(dá)到十億門(mén)，或許在不久的將來(lái)會(huì)超越這一數(shù)量級(jí)。

驅(qū)動(dòng)設(shè)計(jì)復(fù)雜性急劇上升的因素是在現(xiàn)有產(chǎn)品中，或在全新設(shè)計(jì)中添加新特性和新功能的旺盛需求，如果說(shuō)芯片硬件復(fù)雜性驟升得還不夠，實(shí)現(xiàn)產(chǎn)品差異化的嵌入式軟件暴漲又使驗(yàn)證更為復(fù)雜。工程團(tuán)隊(duì)難以承受讓產(chǎn)品更快推向市場(chǎng)的壓力，迫使工程人員必須不斷創(chuàng)新。

雖然工程師擁有豐富的驗(yàn)證選項(xiàng)，但其中大多數(shù)存在著固有缺點(diǎn)，在數(shù)位電路設(shè)計(jì)初期，芯片復(fù)雜性的范圍介于幾百門(mén)到幾千門(mén)，設(shè)計(jì)可透過(guò)電路試驗(yàn)板進(jìn)行原型驗(yàn)證。使用嵌有電晶體-電晶體邏輯電路（TTL）邏輯器件（例如SSI/MSI芯片）的電路試驗(yàn)板，可在芯片量產(chǎn)（Tape Out）前在目標(biāo)系統(tǒng)環(huán)境中驗(yàn)證和調(diào)試（Debug）設(shè)計(jì)。由于是在實(shí)際運(yùn)行條件下測(cè)試設(shè)計(jì)，因此可確保功能正確性。

如果芯片復(fù)雜性達(dá)到一萬(wàn)門(mén)，則電路試驗(yàn)板將會(huì)無(wú)用武之地，并最終被基于事件驅(qū)動(dòng)演算法的邏輯模擬器取代。這一變化催生了電子設(shè)計(jì)自動(dòng)化（EDA）行業(yè)，EDA是電腦輔助工程（CAE）早期縮影。事件驅(qū)動(dòng)模擬器支援精確的功能和時(shí)序驗(yàn)證，目前仍在寄存器傳輸級(jí)（RTL）使用，不過(guò)鮮少在邏輯閘（Gate Level）級(jí)使用。

RTL軟件模擬器易于使用且經(jīng)濟(jì)高效，具有先進(jìn)的調(diào)試功能。不過(guò)，當(dāng)設(shè)計(jì)尺寸達(dá)到一億門(mén)時(shí)，由于緩存未命中和記憶體交換，執(zhí)行速度會(huì)迅速下降。雖然通過(guò)PC伺服器群與平行化軟件模擬器可以緩解執(zhí)行時(shí)間驟降，但無(wú)法使用其來(lái)測(cè)試本質(zhì)上屬于串列流程的嵌入式軟件。

硬件輔助驗(yàn)證工具可以縮小工程師目標(biāo)與傳統(tǒng)邏輯驗(yàn)證結(jié)果間的差距。以下幾種驗(yàn)證工具可協(xié)助減少目標(biāo)與結(jié)果的差距：基于FPGA的原型可用于處理嵌入式軟件驗(yàn)證。原型基本上都是電路試驗(yàn)板，其中用FPGA取代SSI/MSI部件。

由于可程式設(shè)計(jì)器件問(wèn)世，內(nèi)部開(kāi)發(fā)的FPGA原型也已出現(xiàn)。遺憾的是，隨著設(shè)計(jì)尺寸不斷加大，F(xiàn)PGA原型開(kāi)發(fā)也呈指數(shù)增長(zhǎng)。當(dāng)所需的FPGA數(shù)超過(guò)十個(gè)左右的FPGA芯片時(shí)，F(xiàn)PGA原型將變得不可用。調(diào)試基于FPGA的原型比較棘手，這迫使工程師處理復(fù)雜的FPGA問(wèn)題想辦法讓FPGA可容納芯片設(shè)計(jì)，而不是花時(shí)間調(diào)試芯片設(shè)計(jì)功能。經(jīng)常聽(tīng)說(shuō)，當(dāng)設(shè)計(jì)已進(jìn)入投片階段時(shí)，自制的FPGA原型才可使用。

為解決這些缺點(diǎn)，幾年前一種家庭作坊式產(chǎn)業(yè)應(yīng)用而生，其目標(biāo)是提供可擴(kuò)展的現(xiàn)成FPGA原型，而且這個(gè)趨勢(shì)正獲得青睞。此類產(chǎn)業(yè)除去繁瑣的內(nèi)部開(kāi)發(fā)流程，這正是其成功的主要原因。但對(duì)于最大配置，他們也只能處理具有約一億門(mén)的設(shè)計(jì)。具有除芯片外的最快運(yùn)行速度是FPGA原型驗(yàn)證板的主要賣點(diǎn)。相反，用于將設(shè)計(jì)映射到原型驗(yàn)證板的漫長(zhǎng)布線/合成時(shí)間及相當(dāng)有限的設(shè)計(jì)可視性是其兩個(gè)主要缺點(diǎn)。

硬件模擬正成為一種流行的運(yùn)行時(shí)問(wèn)題解決方案，基于事件的軟件模擬器對(duì)此類問(wèn)題卻無(wú)能為力。與通過(guò)RTL軟件模擬器實(shí)現(xiàn)的執(zhí)行速度相比，該解決方案要快五至六個(gè)數(shù)量級(jí)。硬件模擬器并不是一直受到青睞。以前，高昂的擁有成本限制工程團(tuán)隊(duì)采用硬件模擬器來(lái)測(cè)試最大的設(shè)計(jì)，例如微處理器和圖形芯片。現(xiàn)在，隨著新一代硬件模擬器能夠處理高達(dá)幾十億或以上的ASIC閘并提供較低的總體擁有成本，這種情況已得到改進(jìn)。這樣，工程團(tuán)隊(duì)就可為廣泛的設(shè)計(jì)做出最佳選擇，而不用考慮復(fù)雜性和拓?fù)浣Y(jié)構(gòu)。

作為終極錯(cuò)誤清除利器，硬件模擬可良好運(yùn)行。就在芯片量產(chǎn)（Tape Out）前驗(yàn)證SoC中硬件功能和測(cè)試硬件/軟件整合功能正確來(lái)說(shuō)，硬件模擬具有極大價(jià)值。 如果硬件設(shè)計(jì)人員和軟件發(fā)展人員都使用硬件模擬，則可共用相同系統(tǒng)和電路設(shè)計(jì)表示方法。由于組合設(shè)計(jì)的軟件和硬件的對(duì)芯片功能的解讀，因此他們可一起調(diào)試硬件和軟件間的互動(dòng)行為正確性，還可以跨越嵌入式軟件與底層硬件間的邊界跟蹤設(shè)計(jì)問(wèn)題，以確定是軟件還是硬件出問(wèn)題。