1. 靜態(tài)互補(bǔ)CMOS

實(shí)際上就是靜態(tài)CMOS反相器擴(kuò)展為具有多個(gè)輸入。更反相器一樣具有良好的穩(wěn)定性，性能和功耗。

靜態(tài)的概念：每一時(shí)刻每個(gè)門的輸出通過(guò)低阻抗路徑連到VDD或VSS上。任何時(shí)候輸出即為布爾函數(shù)值。

動(dòng)態(tài)電路通常依賴把信號(hào)暫存在高阻抗節(jié)點(diǎn)的電容上。

1.1 閾值損失

互補(bǔ)結(jié)構(gòu)PUN（pull up network)+PDN（pull down network)可以解決。

1.2 兩輸入與非門實(shí)例

與非門的VTC曲線與輸入有關(guān)，從下圖可以發(fā)現(xiàn)，A=B=0時(shí)，PUN全部導(dǎo)通，對(duì)應(yīng)強(qiáng)上拉，而當(dāng)A或B中有不導(dǎo)通的時(shí)候，PUN中只有一個(gè)導(dǎo)通，相當(dāng)于驅(qū)動(dòng)能力下降（在反相器中提到P管驅(qū)動(dòng)能力下降導(dǎo)致VTC左移，VM上漂），因此VTC左移到紅色和綠色線。
而紅綠兩線的主要區(qū)別在于NMOS的內(nèi)部節(jié)點(diǎn)int上，由于體效應(yīng)的緣故會(huì)使得M1和M2在分別導(dǎo)通時(shí)閾值電壓不同，VTC曲線會(huì)有微小的差異。

雖然互補(bǔ)CMOS是實(shí)現(xiàn)邏輯門比較簡(jiǎn)單的方式，但是隨著扇入增加，會(huì)帶來(lái)兩個(gè)問(wèn)題：

實(shí)現(xiàn)一個(gè)N扇入的門需要2N個(gè)器件，會(huì)增大實(shí)現(xiàn)面積。

互補(bǔ)CMOS的傳播延時(shí)隨著扇入增大迅速增大（無(wú)負(fù)載本征延時(shí)在最壞時(shí)與扇入成二次函數(shù)關(guān)系）

1.3 延時(shí)與扇入的關(guān)系

例如對(duì)于一個(gè)四輸入與非門：

在最壞情況下，PUN只導(dǎo)通一條通路，此時(shí)從低到高的延時(shí)tpLHtpLH最大，當(dāng)增大扇入數(shù)，PUN的器件隨著扇入線性增加，電容也線性增加，但最壞情況PUN的等效電阻不變，因此tpLHtpLH隨著N的增加呈線性增加。

而對(duì)于PDN,串聯(lián)會(huì)使得門進(jìn)一步變慢。在PDN中分布RC網(wǎng)絡(luò)帶來(lái)的延時(shí)與串聯(lián)鏈元件數(shù)呈平方關(guān)系。因此tpHLtpHL是輸入的二次函數(shù)：tpHL=a1FI+a2FI2+a3FOtpHL=a1FI+a2FI2+a3FO,其中FI=扇入，F(xiàn)O = 扇出。

下圖是NAND門的本征傳播延時(shí)與扇入的關(guān)系曲線：

1.4 解決大扇入的方法

增大晶體管尺寸。可以減少串聯(lián)電阻。

局限：會(huì)增加寄生電容。只有當(dāng)負(fù)載以扇出電容為主時(shí)有用，否則只會(huì)增加"自載效應(yīng)"。

逐級(jí)加大尺寸。因?yàn)閺墓街锌梢钥吹組1-M4的電阻出現(xiàn)次數(shù)依次遞增，所以因該讓他們的電阻值依次遞減才能得到最優(yōu)解。

局限： 在實(shí)際版圖中不易實(shí)現(xiàn)。

重新安排輸入。由于輸入信號(hào)不都在同時(shí)間到達(dá)，因此可以把關(guān)鍵信號(hào)放到靠近輸出端的晶體管上以提高速度。（關(guān)鍵信號(hào)：在所有輸入中最后到達(dá)穩(wěn)定值的信號(hào)）

重組邏輯結(jié)構(gòu)。比如，將6輸入OR門變?yōu)閮蓚€(gè)三輸入NOR門加上一個(gè)二輸入與非門。原理是減小了扇入。

問(wèn)題：為什么把關(guān)鍵信號(hào)放到靠近輸出端的晶體管上可以提高速度？
其實(shí)就是一個(gè)放電順序的問(wèn)題：

上圖中，如果M1是最后才導(dǎo)通的那個(gè)，則直到M1導(dǎo)通前CL和C2都無(wú)法放電。而把M1放到最上面以后，C2和C1就可以先放電，節(jié)省了時(shí)間。

2. 組合邏輯性能優(yōu)化

跟反相器鏈的性能優(yōu)化類似，前面已經(jīng)知道對(duì)于一個(gè)CL負(fù)載，驅(qū)動(dòng)其的最優(yōu)每級(jí)扇出f=(CL/Cin)1/Nf=(CL/Cin)1/N,并且最優(yōu)扇出保持在4左右。
那么對(duì)于任何組合邏輯而言，又該如何呢？
這里將原來(lái)的反相器鏈（上面的公式）改寫(xiě)為（下面的公式）：

其中，ff仍然是等效扇出，此外，在這里也稱為電氣努力（electrical effort）。pp代表復(fù)合門與簡(jiǎn)單反相器的本征延時(shí)比，與門的拓?fù)浣Y(jié)構(gòu)和版圖樣式有關(guān)。下面是一些pp的典型值：

2.1 邏輯努力，門努力

系數(shù)gg稱為邏輯努力（logical effort)?？梢杂邢旅鎺追N表達(dá)方式：

他表示對(duì)于給定負(fù)載，復(fù)合門必須比反相器更努力工作（電流）才能得到類似響應(yīng)。

當(dāng)邏輯門的每個(gè)輸入的輸入電容跟一個(gè)反相器相同，在產(chǎn)生輸出電流方面比這個(gè)反相器差多少。

當(dāng)邏輯門的輸出電流與一個(gè)標(biāo)準(zhǔn)反相器相同時(shí)，它的輸入電容是反相器的多少倍。
下面是一些常用門的邏輯努力：

下面這個(gè)例子可以直觀地理解邏輯努力的含義：

對(duì)于一個(gè)最小尺寸反相器，其P管尺寸是N管2倍。因此輸出電容是N管電容（CunitCunit）的3倍。為了確定NAND和NOR的尺寸，如果要保證輸出電流相同，也就是等效電阻和標(biāo)準(zhǔn)反相器相同。這就提出了要求：PUN等效尺寸=2，PDN等效尺寸=1.對(duì)于并聯(lián)來(lái)說(shuō)，等效電阻=最壞情況也就是只有一個(gè)導(dǎo)通的電阻，所以PMOS尺寸仍為2；對(duì)于串聯(lián)，尺寸變大一倍，等效電阻變?yōu)橐话搿?br /> 由此可見(jiàn)，NAND尺寸變換后等效的輸入電容變?yōu)?Cunit4Cunit。也就是最小反相器的4/3.也就是邏輯努力為4/3。同理，NOR的邏輯努力為5/3。

一個(gè)邏輯門的延時(shí)可以分為兩部分，努力延時(shí)和本征延時(shí)：

上圖中，直線斜率就是邏輯努力，y軸交點(diǎn)就是本征延時(shí)。此外，把?h=gfh=gf稱為門努力（gate effort)。

2.2 組合邏輯鏈最小延遲計(jì)算

組合邏輯鏈的延時(shí)可以表示為：

從反相器鏈的結(jié)論來(lái)看，要使得上式有自小值，需要使得每一級(jí)的門努力相同。我們做如下定義： 1. **路徑邏輯努力(path logical effort):**?G=∏N1giG=∏1Ngi

分支努力（branching effort):?b=Conpath+CoffpathConpathb=Conpath+CoffpathConpath.分支努力其實(shí)就是表示在該路徑上本級(jí)的輸出負(fù)載與流入下一級(jí)的有效負(fù)載的比值。

路徑分支努力（path branching effort):?B=∏N1biB=∏1Nbi

路徑電氣努力:?F=∏N1fibi=∏fiBF=∏1Nfibi=∏fiB

總路徑努力:?H=∏N1hi=∏N1gifi=GFBH=∏1Nhi=∏1Ngifi=GFB

因此，與反相器鏈類似，使得延時(shí)最小的門努力為：

h=H??√N(yùn)h=HN

所以最小延時(shí)為：

3. CMOS邏輯門中的功耗

復(fù)合CMOS邏輯門的功耗和反相器中討論的類似，也是與以下幾個(gè)因素有關(guān)：

器件尺寸（電容）

輸入和輸出上升下降時(shí)間（決定短路功耗）

器件閾值和溫度（影響漏電功耗）

開(kāi)關(guān)活動(dòng)性（開(kāi)關(guān)功耗）

當(dāng)門比較復(fù)雜的時(shí)候，受影響最大的是開(kāi)關(guān)活動(dòng)性α0?>1α0?>1，可以分為兩部分：

只與邏輯電路拓?fù)浣Y(jié)構(gòu)有關(guān)的靜態(tài)部分

由時(shí)序特性引起的動(dòng)態(tài)部分（虛假尖峰信號(hào)或毛刺Glitch)

3.1 開(kāi)關(guān)活動(dòng)性的靜態(tài)部分

靜態(tài)部分與所實(shí)現(xiàn)的邏輯功能（真值表）密切相關(guān)。例如：對(duì)于一個(gè)N輸入的NOR門，假設(shè)papa和pbpb表示輸入A和B分別為1的概率，且輸入不相關(guān)（這個(gè)假設(shè)很難成立）。則輸出為1的概率為：p1=(1?pa)(1?pb)p1=(1?pa)(1?pb),這個(gè)表達(dá)式是根據(jù)真值表推導(dǎo)出的。
則由0到1的翻轉(zhuǎn)概率為：

α0?>1=p0p1=(1?(1?pa)(1?pb))(1?pa)(1?pb)α0?>1=p0p1=(1?(1?pa)(1?pb))(1?pa)(1?pb)

下圖展示了這種關(guān)系：

上面算法的局限性：

不適用于在時(shí)序電路中出現(xiàn)的具有反饋的電路。

其假設(shè)每個(gè)門的輸入信號(hào)概率不相關(guān)是很少見(jiàn)的。

3.2 開(kāi)關(guān)活動(dòng)性的動(dòng)態(tài)虛假翻轉(zhuǎn)

從一個(gè)邏輯塊到另一個(gè)邏輯塊的非零傳播延時(shí)可能會(huì)引起毛刺或動(dòng)態(tài)故障(dynamic hazard) 的虛假翻轉(zhuǎn)。在一個(gè)時(shí)鐘周期內(nèi)節(jié)點(diǎn)在穩(wěn)定到正確電平之前可以多次翻轉(zhuǎn)。下面這個(gè)例子可以解釋這種虛假翻轉(zhuǎn)：

上圖是一個(gè)NAND門鏈在輸入同時(shí)從0->1時(shí)的響應(yīng)。開(kāi)始時(shí)輸入為0，所以說(shuō)有節(jié)點(diǎn)的輸出均為1。當(dāng)出現(xiàn)輸入的翻轉(zhuǎn)時(shí)，理論上最終的輸出奇數(shù)位都是0，偶數(shù)為都是1。但是從圖中可見(jiàn)out1在一定延時(shí)后降為0（紅線），由于存在這個(gè)延時(shí)，導(dǎo)致out2的輸出在out1穩(wěn)定之前（相當(dāng)于NAND輸入11）,會(huì)有像0翻轉(zhuǎn)的趨勢(shì)，直到out1基本穩(wěn)定下來(lái)（趨于0）時(shí)，out2才又往1翻轉(zhuǎn)。導(dǎo)致了圖中的綠色線。

虛假翻轉(zhuǎn)的危害：

偶數(shù)位上的這些毛刺造成了邏輯功能外的額外功耗（因?yàn)閺倪壿嫹治鰜?lái)看這些位不應(yīng)該變化）。雖然這個(gè)例子中毛刺并不是軌到軌的變化，但是卻可能構(gòu)成很大的功耗。

對(duì)于一些加法器，乘法器，會(huì)出現(xiàn)比較長(zhǎng)的邏輯門鏈，毛刺功耗就很容易成為主要部分。

3.3 降低組合邏輯的開(kāi)關(guān)活動(dòng)性

邏輯重組：

下面是4輸入與門的兩種實(shí)現(xiàn)，鏈?zhǔn)浇Y(jié)構(gòu)和樹(shù)形結(jié)構(gòu)。如果不考慮上面提到的虛假翻轉(zhuǎn)毛刺，從開(kāi)關(guān)活動(dòng)性來(lái)看鏈?zhǔn)降慕Y(jié)構(gòu)具有更低的靜態(tài)活動(dòng)性。

但是實(shí)際上也要考慮時(shí)序特性，考慮毛刺功耗，因?yàn)闃?shù)形結(jié)構(gòu)沒(méi)有任何毛刺活動(dòng)（每級(jí)信號(hào)延時(shí)都相等）。

輸入排序：

將具有較高翻轉(zhuǎn)率的信號(hào)放到靠近輸出端的輸入端上。

可以看下面的例子,首先兩個(gè)電路輸出的翻轉(zhuǎn)率是相同的，主要看中間節(jié)點(diǎn)。對(duì)于第一種，活動(dòng)性等于(1?0.5?0.2)(0.5?0.2)=0.09(1?0.5?0.2)(0.5?0.2)=0.09.而對(duì)于第二種，活動(dòng)性等于(1–0.2?0.1)(0.2?0.1)=0.0196(1–0.2?0.1)(0.2?0.1)=0.0196

分時(shí)復(fù)用資源：

分時(shí)復(fù)用某個(gè)硬件資源（邏輯單元或總線）來(lái)完成多個(gè)功能。

通?？梢詼p小面積，但不是總能降低開(kāi)關(guān)活動(dòng)性。例如下面的例子：

電容減少為一個(gè)，但是可能需要倍頻來(lái)實(shí)現(xiàn)數(shù)據(jù)的傳送，所以對(duì)應(yīng)的開(kāi)關(guān)等效電容是一樣的。

但是對(duì)于傳遞的數(shù)據(jù)有一些特性時(shí)，分時(shí)復(fù)用可能收效不高，比如A總是1,B總是0。并行傳輸時(shí)的切換非常少，而分時(shí)復(fù)用則會(huì)有較大翻轉(zhuǎn)。

通過(guò)均衡信號(hào)路徑減少毛刺：?毛刺主要是電路中路徑長(zhǎng)度失陪引起的。因此要解決路徑中延時(shí)長(zhǎng)度不同的問(wèn)題，可以使用樹(shù)型結(jié)構(gòu)替換鏈?zhǔn)浇Y(jié)構(gòu)。

4. 有比邏輯

4.1 偽NMOS

有比的概念：輸出電平和功能取決于NMOS和PMOS的尺寸比。不同于無(wú)比邏輯，無(wú)比邏輯高低電平與尺寸無(wú)關(guān)。

目的：有比邏輯的目的是減少晶體管數(shù)。從2N降低為N+1.

思路：將PUN替換為一個(gè)無(wú)條件負(fù)載器件。通常為一個(gè)柵極接地的PMOS負(fù)載（偽NMOS門）。

缺陷：

會(huì)降低穩(wěn)定性和額外功耗。

額定低電壓不是0，因?yàn)榇嬖赑DN和偽NMOS的通路。這降低了噪聲容限，并且引起了靜態(tài)功耗。

例子：偽NMOS反相器。
縮小PMOS器件的尺寸可以得到不同的電壓傳輸曲線：

其額定低電壓，靜態(tài)功耗以及延時(shí)隨著尺寸的變化如下表：

雖然靜態(tài)功耗限制了偽NMOS的應(yīng)用，但是當(dāng)面積是最重要的因素時(shí)，偽NMOS還是可以使用的，因此還是可以看到偽NMOS有時(shí)應(yīng)用在大扇入的電路中。

4.2 差分串聯(lián)電壓開(kāi)關(guān)邏輯(DCVSL)

目的：完全消除靜態(tài)電流并提供軌到軌的電壓擺幅的有比邏輯。

原理：差分邏輯和正反饋。

差分門要求每個(gè)輸入都具有互補(bǔ)形式，同時(shí)也產(chǎn)生互補(bǔ)輸出。

反饋機(jī)制保證不需要負(fù)載時(shí)將其關(guān)斷。

例子：XOR-XNOR門

上圖中，下拉網(wǎng)絡(luò)PDN1和2是互斥的，同一時(shí)間兩只只會(huì)有一個(gè)導(dǎo)通。
假設(shè)最初out為高，out非為低。當(dāng)PDN1導(dǎo)通時(shí)，out下拉。但是PDN1必須足夠強(qiáng)勁使得out低于VDD-|VTP|，才能使得M2導(dǎo)通，out非變?yōu)閂DD,最終將M1關(guān)斷。

優(yōu)勢(shì)：

消除靜態(tài)電流，提供軌到軌輸出

同時(shí)產(chǎn)生了輸出和其反信號(hào)，節(jié)省了額外的反相器，避免使用反相器引起的時(shí)差問(wèn)題。這實(shí)際上受益于差分邏輯。

缺陷：

在翻轉(zhuǎn)期間PMOS和PDN會(huì)同時(shí)導(dǎo)通一段時(shí)間，產(chǎn)生短路通路，造成渡越電流。（不同于靜態(tài)電流，靜態(tài)電流在PDN導(dǎo)通時(shí)一直存在）

在實(shí)際布線時(shí)導(dǎo)線數(shù)量加倍，使得電路復(fù)雜

動(dòng)態(tài)功耗較高

4.3 傳輸管邏輯

目的：減少晶體管數(shù)

原理：輸入驅(qū)動(dòng)?xùn)艠O和源漏端來(lái)減少邏輯需要的晶體管數(shù)。只允許驅(qū)動(dòng)?xùn)艠O的CMOS不同。

缺陷：存在閾值損失。并且由于體效應(yīng)這種情況更加嚴(yán)重。如下圖：

此外，應(yīng)該避免傳輸管驅(qū)動(dòng)另一個(gè)柵極，這樣會(huì)導(dǎo)致閾值損失傳遞：

傳輸管的VTC與CMOS反相器不同，下圖是一個(gè)而輸入AND傳輸管的VTC:

可見(jiàn)一個(gè)傳輸門是不能使信號(hào)再生的。經(jīng)過(guò)多級(jí)后會(huì)衰減，可以通過(guò)插入反相器來(lái)彌補(bǔ)。

4.3.1 差分傳輸管邏輯CPL

高性能設(shè)計(jì)中通常使用差分傳輸管邏輯，稱為CPL或DPL.

CPL屬于靜態(tài)門，輸出節(jié)點(diǎn)通過(guò)低阻路徑連到VDD或地。

具有模塊化特點(diǎn)，門單元庫(kù)設(shè)計(jì)簡(jiǎn)單。

4.3.2 解決閾值損失和靜態(tài)功耗

問(wèn)題：由于傳輸管在高電平無(wú)法充電到VDD,少了一個(gè)VT,所以在驅(qū)動(dòng)后級(jí)的反相器時(shí)反相器會(huì)有靜態(tài)功耗。

a. 電平恢復(fù)器

一種簡(jiǎn)單的方法是使用一個(gè)PMOS連到反饋環(huán)路中：

優(yōu)勢(shì)：通過(guò)上拉的PMOS將高電平充到VDD,消除了后級(jí)反相器的靜態(tài)功耗，傳輸管和恢復(fù)器中也沒(méi)有靜態(tài)電流路徑。

缺陷：

是有比邏輯，增加了復(fù)雜性。在節(jié)點(diǎn)從高到低的過(guò)程中，傳輸管試圖拉低節(jié)點(diǎn)，而電平恢復(fù)器卻要上拉到高，因此傳輸管的下拉能力必須大于恢復(fù)器的上拉能力。這就要求仔細(xì)設(shè)計(jì)各個(gè)管的尺寸。

電平恢復(fù)器對(duì)器件切換速度有影響。增加恢復(fù)器增加了內(nèi)部節(jié)點(diǎn)X的電容，減慢了門的速度。

b. 多閾值晶體管

使用0閾值的NMOS傳輸管可以消除大部分閾值損失。所有非傳輸管都用高閾值器件實(shí)現(xiàn)。

缺陷：

需要對(duì)器件的注入準(zhǔn)確控制才能達(dá)到0閾值，并且由于體效應(yīng)，難以真的達(dá)到全擺幅

用零閾值對(duì)功耗有不利影響。這是因?yàn)榧词蛊骷P(guān)斷，也會(huì)有亞閾值電流流過(guò)傳輸管，如下圖：

c.傳輸門邏輯

最廣泛采用的是傳輸門邏輯，利用N和PMOS的互補(bǔ)特性。

兩個(gè)管子并聯(lián)，控制信號(hào)相反，任何時(shí)候兩者都導(dǎo)通。通常消耗更少的管子。例如實(shí)現(xiàn)下面的邏輯：

采用CMOS邏輯需要8管，而傳輸門邏輯只需要6管。（不包括反向輸入信號(hào)的生成）

4.4 傳輸門的性能

傳輸門的高到低和低到高等效電阻基本上可以認(rèn)為是定值，下圖是傳輸門從低到高的翻轉(zhuǎn)的等效電阻：

傳輸門鏈：
對(duì)于傳輸門鏈可以使用一階近似將其等效為電容電阻網(wǎng)絡(luò)：

其延時(shí)可以通過(guò)Elmore近似計(jì)算得到：

可見(jiàn)傳輸門延時(shí)正比于n2n2，因此不能采用過(guò)長(zhǎng)的傳輸門鏈。如果要使用，建議是在傳輸門鏈中每隔幾個(gè)（3~4）傳輸門插入一個(gè)Buffer。

5. 動(dòng)態(tài)CMOS邏輯

在PUN和PDN上下插入CLK控制的管子。主要有兩個(gè)階段：預(yù)充電和求值。由CLK決定。

預(yù)充電：
CLK=0時(shí)輸出節(jié)點(diǎn)Out被PMOS管預(yù)充電至VDD。此期間NMOS求值管關(guān)斷，所以下拉不工作。求值管消除了預(yù)充電期間的任何靜態(tài)功耗。
求值：
CLK=1時(shí)，預(yù)充電管關(guān)斷，輸出根據(jù)下拉拓?fù)浣Y(jié)構(gòu)有條件地放電。

優(yōu)點(diǎn)：

邏輯功能只有下拉網(wǎng)絡(luò)實(shí)現(xiàn)，晶體管數(shù)少，為N+2個(gè)

是無(wú)比邏輯，功能與尺寸無(wú)關(guān)。

只有動(dòng)態(tài)功耗。理想情況下不存在VDD到GND的靜態(tài)電流路徑。但總功耗還是可能明顯高于靜態(tài)邏輯

有較快的開(kāi)關(guān)速度。因?yàn)闇p少了晶體管數(shù)，每個(gè)扇入只連接到一個(gè)負(fù)載晶體管，降低了負(fù)載電容。相當(dāng)于降低邏輯努力。另外，動(dòng)態(tài)門沒(méi)有短路電流。

當(dāng)然也可以用P型動(dòng)態(tài)門，也就是預(yù)充電通過(guò)下拉的NMOS實(shí)現(xiàn)，但這種的缺點(diǎn)是比n型動(dòng)態(tài)門慢。因?yàn)镻MOS的驅(qū)動(dòng)電流小。

動(dòng)態(tài)邏輯的噪聲容限是極不對(duì)稱的，比如一個(gè)四輸入NAND門：

下表是其各項(xiàng)性能參數(shù)：

假設(shè)輸入連在一起，則這個(gè)門的開(kāi)關(guān)閾值VM=VTN,高電平噪聲容限將有VDD-VTN這么多。
此外，其低到高的傳播延時(shí)為0，因?yàn)轭A(yù)充電后輸出總是高電平，對(duì)于低電平的輸入沒(méi)有任何變化發(fā)生。

實(shí)際上，該門的開(kāi)關(guān)閾值與時(shí)鐘周期有關(guān)，下圖是不同glitch下該門的響應(yīng)?？梢园l(fā)現(xiàn)，對(duì)于較大的輸入翻轉(zhuǎn)，門變化較快。而輸出電壓下降的幅度實(shí)際上還與周期有關(guān)，如果求值時(shí)間很短，那么噪聲電壓比如很大才能破壞信號(hào)。

缺陷：

動(dòng)態(tài)邏輯的時(shí)鐘功耗可以很大

當(dāng)增加抗漏電器件時(shí)可能會(huì)有短路功耗

由于周期性的預(yù)充和放電，動(dòng)態(tài)邏輯會(huì)有較高的開(kāi)關(guān)活動(dòng)性。

5.1 動(dòng)態(tài)設(shè)計(jì)的信號(hào)完整性

a. 電荷泄露

預(yù)充電到高后，電容上將保持高電平，但總是會(huì)有泄露電流導(dǎo)致電荷漏掉。如下圖：

可見(jiàn)存儲(chǔ)在CL上的電荷將通過(guò)漏電左圖的幾個(gè)漏電渠道漏掉，因此動(dòng)態(tài)電路有一個(gè)最低的頻率要求，一般為幾KHZ。
解決方法：
電荷泄露的解決通常通過(guò)增加偽NMOS上拉以及反饋來(lái)補(bǔ)償：

通過(guò)反饋來(lái)控制上拉管可以降低靜態(tài)功耗。通常泄露器的尺寸比較小，以保證下拉網(wǎng)絡(luò)可以下拉。

b. 電荷分享

下圖展示了電荷分享。在求值期間，假設(shè)B=0，A置高后Ma導(dǎo)通，CL上的電容會(huì)在CL和Ca之間重新分配，導(dǎo)致輸出電平的降低。

解決方法：
通過(guò)對(duì)關(guān)鍵的內(nèi)部節(jié)點(diǎn)預(yù)充電：

代價(jià)是面積和功耗。

c. 電容耦合

輸出節(jié)點(diǎn)較高的阻抗使得電路對(duì)串?dāng)_很敏感。

當(dāng)有導(dǎo)線在動(dòng)態(tài)節(jié)點(diǎn)上或鄰近時(shí)，會(huì)產(chǎn)生耦合電容破壞浮空節(jié)點(diǎn)。

回柵耦合（backgate)，輸出耦合至輸入。

d. 時(shí)鐘饋通

電容耦合的特殊情況。在預(yù)充器件的時(shí)鐘輸入和動(dòng)態(tài)節(jié)點(diǎn)之間的電容耦合引起。耦合電容由預(yù)充器件的柵漏電容組成。
其次，快速上升和下降的時(shí)鐘邊沿會(huì)耦合到信號(hào)節(jié)點(diǎn)上。例如上圖中顯示的那樣。

5.2 動(dòng)態(tài)門的串聯(lián)

動(dòng)態(tài)門的串聯(lián)會(huì)遇到延時(shí)的問(wèn)題，例如下面的電路：

當(dāng)Out1開(kāi)始放電時(shí)，此時(shí)Out2應(yīng)該維持不變，但是out1放電需要時(shí)間，導(dǎo)致out2也開(kāi)始放電，產(chǎn)生錯(cuò)誤。 但是如果每一級(jí)動(dòng)態(tài)門在預(yù)充電后輸出都為0，則不會(huì)由這樣的問(wèn)題。這也是動(dòng)態(tài)門串聯(lián)的條件。

多米諾邏輯：

動(dòng)態(tài)邏輯后加一個(gè)反相器，再級(jí)聯(lián)其他多米諾邏輯。反相器可以保證動(dòng)態(tài)邏輯再預(yù)充電后輸出為0，避免1->0的翻轉(zhuǎn)。

np-CMOS:

使用n型動(dòng)態(tài)邏輯和p型動(dòng)態(tài)邏輯串聯(lián)，避免引入額外靜態(tài)反相器。

n型預(yù)充電為高，因此不會(huì)導(dǎo)致下一級(jí)的PUN提前導(dǎo)通。