作者：Junhua Shen， Akira Shikata， Lalinda D. Fernando， Ned Guthrie， Baozhen

Chen， Mark Maddox， Nikhil Mascarenhas， Ron Kapusta， and Michael Coln

一、引言

逐次逼近寄存器（SAR）ADC已獲得大量研究 過去十年左右的興趣。相對簡單的架構由于

無需運算放大器即可重用硬件 更節能，更易于在進程之間移植。此外， 高級CMOS工藝中的電源電壓調節對SAR ADC的影響較小

因為比較器只需要很小的輸出擺幅來區分決策 從噪音。這與流水線ADC或Σ-Δ型ADC中的運算放大器不同。 電源電壓降低意味著運算放大器輸出擺幅小得多

由于固定電路開銷壓降，導致ADC大大降低 信噪比 （SNR）。

SAR ADC擅長的性能空間之一是高分辨率 速度相對較低。他們發現許多應用，從醫學成像，

儀器儀表、工業過程控制等與西格瑪三角洲相比 ADC，也非常適合低速空間，SAR ADC區分 本身具有一次轉換一個樣本的能力，其中 別人。此外，與

增量式Σ-Δ型ADC，尤其是當過采樣比較低時 允許使用OSR，SAR ADC不需要太多信號后處理。

通常，精密SAR ADC [3]、[4]通常定義為16位和

更大，樣本低于幾毫秒/秒。一些作品[1]，[2]推動了速度 進一步。他們使用 2 位/試用和流水線 SAR 架構 [7]、[10] 來加速

提高操作效率，但代價是增加設計復雜性和高精度 放大器。此外，這些ADC通常具有較大的采樣電容 超過 20 pF 以實現超過 90 dB 的

SNR，這可能需要更高的功率 ADC驅動器比ADC本身[11]、[12]。最后，它們采用片外線性度 校準 [1]-[4]

需要大量的測試時間并需要額外的成本。

隨著片上系統 （SoC） 解決方案越來越受歡迎，努力 為了降低整體系統成本，并提高系統性能，

上述精密SAR ADC由于其大容量而無法滿足需求 占地面積大，駕駛難度大，測試成本高。此外，他們中的大多數 采用 0.18 μm 等較舊的工藝，這對于 SoC

芯片來說并不理想，因為它們 重要的數字內容。本文介紹的工作描述了一種精密SAR ADC 在55納米CMOS中解決這些問題，這在[13]中首次報道。是的 在精密

ADC 類別中速度快，可實現更多的 ADC 輸出平均，其中 需要，這反過來又允許人們進行更嘈雜的個人轉換，從而 采樣電容大幅減小。例如，用戶可能平均 該 ADC

輸出 16 次，以達到 90dB SNR 目標。這項工作還具有一個 更小的占位面積以及片上校準使其非常適合 用于嵌入式應用。

本文的組織結構如下：在第二節中，建筑和街區級別 描述了設計。有助于實現此ADC的電路設計技術包括

第三節介紹，包括最佳LSB重復序列，一個儲能電容 每位電容DAC、使用現有LSB電容進行校準和統計 殘留物測量。實驗結果見第四節 根據第五節的結論。

二、建筑與街區級設計

A. ADC 頂層

圖1（a）顯示了建議的ADC頂層框圖。

圖 1.（a） SAR ADC框圖。（b） 轉換時間。

它是一款完全自定時 16 位異步 SAR ADC [14]-[17]，具有三個 MSB

由閃存子ADC解決。閃光燈加快轉換速度并衰減 DAC輸出顯著緩解可靠性問題[17]-[19]。ADC 采樣 網絡，包括 16 位 DAC 和 3 位閃存塊，但

閃存比較器，工作電壓為3.3 V，以適應傳統精度 應用方面，其余電路均在1.2 V電源下工作。數字化 引擎包括位重量校準和數據重建。ADC 工作

在兩種模式下，如圖1（b）所示。默認連續模式具有周期性 輸入轉換時鐘。當轉換信號出現時，閃光燈使MSB 決策和結果被饋送到DAC以開始位試驗。在最后一點之后

試驗結束，ADC進入采集階段，此時自動歸零也 在比較器上執行。下次轉換時重復此過程 信號以已知的轉換速率出現。另一種模式是脈沖模式， ADC

按需轉換，之后進入非活動狀態，同時 被動跟蹤輸入信號。在此模式下，轉換信號消失后 激活時，比較器上電并執行自穩零。閃光燈 上電基準梯，并與比較器并聯決定

自動歸零。在閃存決策饋送到DAC后，它關閉。當所有 后續位試驗結束，ADC關斷并進入無源采集 相位，直到檢測到下一個轉換信號。此脈沖模式允許供電

當輸入信號稀疏且應用程序稀疏時，隨吞吐量進行擴展 不需要全速轉換，例如許多環境或患者 監控傳感器。雖然需要避免輸入自舉電路

在脈沖模式下，因為被動采集階段可能會持續很長時間并且 自舉電容器可能無法保持其電荷。要利用 55納米深亞微米CMOS工藝，我們設計的ADC可以向上轉換 達到

16 MS/s，這在精密 ADC 類別中非常快，但不是那么快 以犧牲SAR ADC效率。高速運行提供 用戶可以選擇進一步平均ADC輸出數據以降低噪聲。這反過來又

允許噪聲更大的單個轉換，因此采樣要小得多 電容可顯著減小面積。與傳統精密ADC相比 運行速度較慢且依賴于精確的單個轉換，該ADC可權衡噪聲

速度保持相同的效率，但占地面積要小得多。

圖 2.VDD 參考采樣。

B. VDD 參考采樣

前面提到的脈沖模式需要無源采集，因此 ADC在跟蹤輸入信號時不消耗任何有功功率，并且

等待下一個轉換信號到來。VDD 參考采樣技術 引入以實現這一點。圖2顯示了采集中的采樣電路 比較器關斷時的相位。為了不消耗任何活動

電源，我們不能使用有源電路來產生共模（CM） 電壓 V厘米如圖所示。解決此問題的傳統方法是拆分 每個采樣電容C南非分成兩半，連接一半頂板 到 VDD，另一半到

GND。收購后，二者的頂板 兩半短路在一起以實現VDD/2 CM電壓。缺點 這種方法增加了布局布線的復雜性和由此產生的寄生效應。

此外，它還需要一個額外的時鐘相位來使兩個頂板短路。在 這種設計，我們利用了DAC輸出或比較器的事實 輸入擺幅僅為ADC V的1/8裁判得益于閃存子ADC的分辨率

假設 V裁判為3.3 V和一定數量的DAC 由于負載電容器引起的輸出衰減，我們只有大約 ±150 mV 每個比較器輸入端的最大擺幅。這樣就可以使用 VDD

電源，通常調節良好，以取代 對DAC進行采樣，從而避免了額外的CM發生器會消耗功率。 比較器輸入端的瞬態電壓高于150

mV，可能會導致頂板采集開關出現短暫泄漏。消除大部分這種潛力 漏電我們可以使用由核心控制的高閾值內核PMOS開關 電源，或使用由 IO 電源控制的 IO

NMOS 交換機。后者是 在此設計中實現。稍高的擺動不會造成可靠性 與比較器的輸入對有關，這將在比較器小節中介紹。

圖3.閃存子ADC框圖。

圖4.SAR比較器框圖。

C. 閃存子模數轉換器

閃存子ADC可解析三個MSB，主要作為在增加之間的權衡 復雜度和DAC輸出衰減量。在此設計中，如

圖3，電阻梯用于生成閃光基準和基準 電平抖動以匹配 SAR DAC 抖動，其相當于

B12重量。抖動用于改善ADC線性度[20]。七個閃光比較器對ADC輸入（高達6.6V）進行采樣PP，差異與 V裁判= 3.3 V）和基準電壓源 采集階段 Φ1

，之后立即在 Φ22 x2' 是 Φ2 的略微延遲版本。比較完成后大致 1.5 ns，決策饋送到DAC、比較器和電阻梯 關閉以節省電源。由于SAR

DAC具有內置冗余，因此 閃光比較器失調和噪聲并不重要，只要得到的決定 DAC冗余涵蓋錯誤。我們分配 <>/<> 的冗余

以容忍閃存決策錯誤。因此，設計了閃光比較器 速度和功率，以最大限度地提高其效率并最小化開銷。

D. 搜索和救援比較器

比較器在功耗、噪聲、速度和可重構性方面是一個關鍵模塊。圖4顯示了比較器的框圖。集成商

鎖存器之前由可編程定時器控制以交易積分 速度與噪音。比較器復位信號comp_rst被升壓，以確保 在兩次比較之間，記憶效應可以忽略不計，即使

比較器輸入有一個很大的階躍變化。圖 5 顯示了兩個積分器 載物臺原理圖和閂鎖載物臺。使用交叉耦合正反饋 對于兩個積分器負載，以最大限度地提高直流增益并消除對

共模反饋電路。兩個級均自動歸零，以最大限度地減少精密應用中的失調和1/f噪聲。自動歸零階段 圖5（d）所示與ADC采集相位重疊，均為積分器

級將失調信息存儲在自穩零電容C上亞利桑那州在此期間 相位，而積分器的輸入差分短路。兩個階段是 用于（而不是一個）以實現更寬范圍的積分增益與時間的關系。

第一個積分器級采用折疊式級聯結構，使 使用VDD作為其輸入CM。 仿真表明，輸入對可以處理 至 VDD +400mV 瞬態輸入，而不會對晶體管施加壓力，作為源

輸入對的節點主要跟蹤比較器輸入。

圖5.SAR比較器原理圖和工作時序。（a） 第一集成人階段;（b） 第二階段整合者階段;（c） 閂鎖;（d） 行動時間。

比較器噪聲是ADC轉換噪聲的主要來源。我們 設計了兩個積分器級的穩態增益，使其足夠

高，以便它們以積分模式而不是線性建立模式運行 實現更好的噪聲性能 [21]。每個積分器的增益在 以下等式。

其中gm由輸入對主導，C為負載寄生電容 （未繪制）在圖 5（a） 和 5（b） 中的

op/om 節點處。折合到輸入端的噪聲功率 與輸入對的GM和積分時間t成反比，如圖所示 在（2）中。γ因素解釋了晶體管的過度噪聲，而不是 輸入對。

請注意，自動歸零操作會影響整體kT/C采樣噪聲， 這也在設計中得到了考慮。實現的比較器具有 估計噪聲約為

180 μV有效值.

圖 6.（a） 發援會結構;（b）簡化位電容操作。

圖7.具有優化試驗組的位試驗。

E. 發援會

圖中顯示了具有三個電容陣列段的電荷再分配DAC 在圖6（a）中。三個段用于減少每個段中的電容分布

段并啟用 8-fF 單元電容器。DAC采樣電容 距離 b1-b15 和 b12r 僅 12pF，大大簡化了輸入驅動器和

參考緩沖區要求。三個冗余電容器（b12r、b8r、b4r）是 包括允許閃存子ADC及更早版本的決策誤差[22]、[23]

位試用。在軌道階段，電容b11-b0不對輸入進行采樣， 而是對隨機抖動值進行采樣以提高線性度。高達 10 LSB 包括重復以改善噪聲性能，在 中詳細介紹

第三節-A.圖6（b）說明了采樣和非采樣的操作 電容器。采用每位電容一個儲電容DAC電池結構 以加快操作速度并實現與信號無關的位權重誤差。是的

在第三-B節中進行了深入的解釋。

對于SAR ADC，較早的位試驗不太重要，因為比較器 輸入通常遠大于轉換噪聲電平。[24] 和 [25]

采取 通過將比較器前置放大器負載電容更改為 降低早期試驗的功耗，同時不犧牲整體功耗 噪聲性能。在此設計中，我們可以進一步優化位試驗，使用 示例設置如圖 7

所示。鑒于 b8r 采用的冗余和 B4R，我們將位試驗分為圖中所示的幾組，并設置兩者 更小的位電容建立時間和比較器積分時間較短

組。由此產生的建立誤差和較高的比較器噪聲被冗余位所容忍。

圖8.LSB在存在噪聲時重復。

三、電路設計技術

A. 最佳 LSB 重復序列

ADC噪聲來自采集階段和轉換階段， 大約為 130 和 250 μV有效值，分別在此設計中。收購

相位噪聲主要是kT/C采樣噪聲，是噪聲之間的權衡 電平和面積，以及與驅動電容相關的功率。 噪聲一旦被采樣，通常無法消除。在這里，我們介紹一個

專注于降低轉換階段有效噪聲的技術 只。轉換噪聲主要影響SAR比較器決策 源自比較器、基準和串聯開關R上和 比較器輸入端的布線電阻。從（2）或[26]，我們知道它

假設電流效率，需要 4× 的功率才能將比較器噪聲降低 2× gm/I 保持不變。在[9]、[27]和[28]中，比較者決定多數投票

用于關鍵位試驗，其中比較器的輸入非常小，以減少 轉換噪聲。該技術需要一個檢測電路來識別關鍵 鉆頭試驗，往往對工藝、電壓和溫度 （PVT） 敏感 變化。在

[29] 中，提出了一種自適應平均技術，其中 b0 是 重復8次。它將前幾個 LSB 重復位試驗視為冗余試驗 糾正較早的DAC建立誤差，并對其余重復決策求平均值

在LSB重復期間檢測到01或10躍遷后。有效性 由于存在轉換噪聲，這種檢測受到限制。

在這項工作中，提出了一種優化的LSB重復技術來降低噪聲。這 B0 決策最多可以重復 10

次，具體取決于轉化率和 噪音要求。與[29]不同的是，我們報告重建ADC LSB重復位被認為等效于其他位的輸出產生 更好的噪聲性能，即最終ADC輸出是所有

試用位，包括重復位。圖8示出了建議的LSB重復序列 使用 4 位示例的技術。在存在轉換噪聲的情況下，b2 使 錯誤的決策，DAC輸出包含大于0 LSB的殘余誤差

在常規 B<> 試驗之后。隨著后續LSB重復，殘余誤差將 被下拉，因為平均轉換噪聲為零。經過多次LSB之后

重復上述操作時，DAC輸出將開始圍繞比較器門限移動。

圖9.仿真ADC噪聲與不同權重的重復次數的關系

圖例.10.品質因數（FoM）增益與重復次數的關系

此外，LSB重復不會改善轉換噪聲，并且最佳 LSB重復次數可以確定，給定轉換噪聲電平和

重復位權重。圖9顯示了有效ADC噪聲與有效噪聲的仿真結果 重復次數，在五種不同的重復位權重設置下。該模數轉換器是理想的選擇

除了一個LSB標稱轉換噪聲。我們觀察到，根據 可用的轉換時間，因此允許的LSB重復次數，有 存在最佳重復位權重，以獲得最小的有效ADC噪聲。為

例如，如果我們有時間進行四次LSB重復，則選擇重復位權重B0/2 將產生比 B0 重量重復更好的結果。此外，如前所述，對于

給定重復位權重，有效ADC噪聲將在多次 重復。在圖9中，重復位權重的噪聲穩定在大約0次重復 b0.重復位權重越小，有效重復所需的重復次數就越多

ADC轉換噪聲穩定。如前所述，此設計使用 b<> 重復 因為它被發現是給定設計噪聲的最有效的重復位權重 水平和速度。

所提出的LSB重復技術基本上是用速度換取噪聲，但 降噪遠遠超過效率方面的速度損失 或品質因數

（FoM）。圖 10 顯示了計算出的 FoM 改進 設計與可用重復次數，不考慮 采集噪聲。圖11還比較了該技術與該技術的測量結果 [29]

中的自適應平均算法。所提出的方法改善了噪聲 進一步高達20%。在更一般的情況下，仿真結果如圖 12 所示 以比較兩種 LSB 重復算法。在此仿真中，理想的ADC

具有1 LSB的轉換噪聲。圖12（a）顯示了有效ADC噪聲與 LSB 重復次數，在 4×b2、b0、b0/0 和 2 處具有 0 個不同的重復位權重 分別為

B4/12。然后，圖 12（b） 匯總圖 0（a） 的結果并挑選 這四種不同重復位權重中噪聲最低。例如 兩種技術均提供五個LSB重復序列，噪聲最小 自適應平均為

6.0 LSB，具有 b0 權重重復和最小噪聲 從建議是52.0 LSB，b2 / 12重量重復。圖20（b）表明

所提出的最優LSB重復重復再次更有效，最高可達<>%左右。

圖11.建議的最佳LSB重復和自適應平均的實測噪聲[28]，ADC轉換噪聲配置為主導采樣噪聲。

圖12.（a）使用最佳LSB重復和自適應平均[29]具有不同重復位權重的理想ADC的仿真噪聲，以及（b）使用最佳LSB重復和自適應平均[29]可實現的最小噪聲。

此外，由于沒有對建議的最佳LSB重復應用平均，因此 可以處理重復后的DAC輸出殘余，以進一步降低噪聲

和量化誤差。這將在第三-D節中討論。

B.每個位電容DAC一個儲能電容

每次位試驗期間的DAC建立或基準建立通常是 精密SAR ADC速度，特別是當基準電壓源在片外提供時

通過芯片鍵合線 [30]。另一種方法是使用片上高速 基準電壓緩沖器是以功耗過大為代價的。在 [15] 中 和 [17]，片上儲能電容器用作“參考”，以顯著

提高DAC建立速度。圖13說明了如何使用儲能電容器 顯著提高DAC建立速度。

圖13.儲能電容作為參考，以加快位建立速度[17]。（a） 取樣階段。（b） 第二位試驗階段。

圖 14.每個位電容一個儲能電容。（a）第一位試用圖。（b） 第二位試驗圖。

在采樣階段，儲能電容Cr充電至： 參考水平。在位試驗階段，位電容 Cp 和 Cm 吸收

來自Cr的基準電壓源電荷，而不是通過 鍵合線。這使得DAC建立速度更快，因為建立速度 僅受開關 Ron 和位電容的限制。然而，在兩者[15]

[17]，儲能電容器需要足夠大，以便 由于電荷共享而導致的基準電壓源誤差降至最低。為了避免這種情況，在[17]中， DAC電容與采樣電容分開，以確保電荷消耗

從儲液電容器是信號無關的。這導致更大的面積，并且， 更重要的是，會降低噪聲性能。在[13]和[3]中報告，我們 提出每比特電容器一個儲能電容技術。這與 [15]

其中多個儲能電容器切換到一個采樣電容器; 以及[17]，其中一個儲能電容器與多個位電容器共用。在 這種設計中，一些位電容（B15-B12、B12R）也用作采樣

電容器。與[15]和[17]中的電容器不同，每個比特電容器都是驅動的 在獨特的預充電儲能電容器進行位試驗期間的基準電壓源

[見圖6（b）]，其尺寸為相應位電容器的10×。這將是 稍后顯示，該DAC結構產生與輸入信號無關的位 砝碼，可實現更直接的校準。因此，相對較小

使用儲能電容器，減少面積并簡化預充電，同時 保持全速優勢。

圖 15.采樣電容器的操作。（a）采集階段的MSB電容器。（b） 轉換階段的MSB電容器。

圖14在概念層面說明了這種DAC結構如何實現信號 獨立的位權重。圖14（a）顯示了簡化的電容陣列

第一個比特試驗，其中 CN-1是MSB電容器和Cr。N-1是對應的 儲液電容器，CN-2：0是DAC中的其余位電容。若 位電容CN-1要么差分短路至

V厘米（一個選項 采樣位電容）或復位至共模V厘米（對于非采樣位 電容器）就在位試驗之前，當預充電的儲能電容器

鉻N-1連接到位電容CN-1，它將產生一個DAC輸出步長 代數轉換器OP-數字轉換器唵與輸入信號或位決策無關。輸出步驟

尺寸只是電容器比率的函數，作為Cr上的初始值N-1和 C 的左側N-1與信號無關。圖14（b）進一步說明了

第二位試驗，其中儲液電容CrN-1從第一個位試用現在是 部分負載電容器。這并沒有改變DACOP-DACOM的事實。 對于第二位試驗仍然是確定性的，只是步長由于

不同的負載電容值。與信號無關的DAC輸出步長 在每個位試驗中，基本上表示相應的位權重，因此這個 儲電容每比特電容DAC結構導致信號無關

電荷共享中的位權重錯誤。一個有趣的觀察是， 即使位權重與信號無關，從每個位權重中汲取的電荷 圖14（b）所示的儲能電容取決于決策或信號。

上述概念解釋假設位電容短路至 位試用前的共模。在更一般的情況下，采樣位

電容器的底板在位試驗之前可能沒有短路（如果有） 是一個單獨的子范圍 ADC，用于決定前幾個 MSB。在這種情況下， 采樣電容器的底板的初始值可能為 V在相反

固定 V厘米就在位判定應用于位電容之前。 我們將在數學上證明這仍然會導致信號獨立位 權重。圖15（a）顯示了采集階段的MSB電容，圖15（b） 顯示了 MSB

在位試用期間的情況。未顯示DAC輸出負載電容 在數字中。為簡單起見，我們首先假設只有 MSB 獲取

來自儲能電容器的基準電壓源，這可能會導致基準電壓下降，原因如下： 費用分攤。所有低位都有理想的基準電壓源。應用費用 在采集階段結束之前節點 1 和節點 2

上的守恒規則 在轉換階段結束時（節點 3 和 4 收斂到 V厘米如 好吧），我們可以得出以下結論：

其中 VrN-1是儲能電容上的參考壓降Cr。N-1之后

電荷共享，V裁判是理想的基準電壓，BN-1是位判定+1 或 -1。我們看到 VrN-1與輸入電壓 V 成正比在.MSB 權重在 因此，轉換結束與 Vr

成正比N-1因此 V在:

其中 wn-1，ID是僅由MSB電容值定義的理想重量。這 聚合 ADC 輸出 D外定義如下：

其中 b我是位決策 ±1， W我是對應的半位權重。然后我們有 D外如下所示，因為我們假設除 MSB

之外的所有位權重都是理想的：

將 （3） 和 （4） 插入 （6），我們得到：

我們可以進一步定義α我和β我奧斯特

所以我們有：

根據定義：

求解（10）和（11），我們得出：

我們看到 D外即使 MSB 有信號，也有效地與信號無關 相關基準電壓下降如（3）所示。和有效MSB位重量

不依賴于 V在，不像 wN-1'在（4）中。從上面的推導中概括出來， 現在讓我們假設每個位電容都有其對應的儲能電容 SAR

DAC，我們將得出以下一般公式：

實際上，每個儲能電容器的電荷共享有助于 遵循常量和 D外也可以改寫為：

由電容值定義的理想位粗按常數從 儲能電容電荷共享。和有效半位重量（wi，id是

定義為半位權重）如下所示：

有趣的是，位權重w我不再對應于 DAC 位試驗時的輸出步長。例如，MSB 的 DAC 輸出步長 位試用與

V 成線性比例在由于位電容具有V在作為其首字母 價值。（10） 和 （11） 表示 V在相關DAC輸出階躍將更進一步 由較低位解析，導致有效位權重為 （12）

和 （13） 與信號無關。這種技術的一個警告是，因為引用是 在位試驗期間不由有源電路驅動，輸入信號相關 DAC中的非線性寄生電容將影響

儲能電容和相應的位電容。這在實踐中 將此技術的應用限制在 18 位 ADC 及以下，假設我們是 不使用非常大的儲能電容器以節省面積。另一方面，任何

DAC電容陣列中的固定寄生電容不會影響信號 位權重的獨立性，因為它們僅修改電荷共享比率 在儲能電容器和相應的位電容器之間，產生

略有不同，但仍是信號獨立的位權重。

C. 使用LSB電容器進行校準

為了校正由于失配、寄生效應和儲電容電荷均分誤差引起的位重誤差，需要執行校準以幫助實現16位電平 線性。在

文獻。在 [31] 和 [32] 中，基于均衡的數字引擎用于查找 ADC 位權重。對于相同的輸入，它們需要不同的ADC決策路徑

使其工作。在[33]中，流水線SAR ADC使用后臺校準 位權重在第一階段。在 [34] 中，引入了一個額外的 DAC 測量主SAR

DAC中的位權重誤差。最近，校準 引入了使用額外試驗的方法[35]，盡管它僅適用于模擬 位重量補償。

圖 16.使用現有 LSB電容器陣列進行 SAR ADC 校準。

此處提出的開銷最小的片上前臺校準與此類似 在概念上為 [17] 和 [36]。但是，我們可以校準較低的位

這對于精密ADC也至關重要。ADC 測量位權重 校準期間補償數字域中的誤差 操作。而不是使用后臺或引入額外的基準DAC

測量位權重，ADC中的一些LSB（本設計中的B4R-B0）為 用于校準更有效的位（B4及以上），如圖16所示。B4 是 首先使用現有的SAR

ADC反饋環路使用b4r-b0進行測量，而 ADC輸入接地，b4以上的所有位均未經過導振。具體來說，我們 強制 b4 為 0 并獲取與 b4 對應的 ADC

輸出代碼 力 0 處的權重，加上 ADC 偏移，然后我們強制 B4 到 1 以獲得另一個 一組輸出代碼，廣義公式如下所示：

為了消除偏移量，我們減去兩者得到：

校準 b4 后，使用 b5-b4 測量 b0，依此類推，如廣義 在以下等式中：

對每個位權重進行多次測量，以平均影響 的噪音。由于冗余（例如 b4r）可用，因此可以進行此校準

以增加測量位重量誤差的可用范圍，如圖 17 所示， 否則，如果位權重較大，LSB 將無法測量位權重 比標稱重量。此外，如[36]所述和圖18所示，ADC

偏移會占用 LSB 測量范圍。為了實現16位電平線性度， 像B4這樣的低位也需要校準。系統中的偏移可能更大 比這些較低位的校準范圍。為了解決這個問題，我們介紹

校準期間使用固定抖動進行偏移消除。圖6（a）說明 我們將B11-B0重新用作抖動電容器。在前臺校準期間，我們 測量ADC失調，并通過應用適當的失調量來消除它

使用抖動電容器。因此，ADC在位權重期間似乎無偏移 校準，使我們能夠校準比 [17] 中小得多的鉆頭重量 以及 [36]，這對于實現精密 ADC

性能至關重要。

圖17.帶冗余的電容器測量。

圖18.通過施加固定抖動量進行失調補償的電容器測量。

D. 統計殘留物測量

圖19.SAR轉化殘基的統計殘基測量（SRM）。（a） 框圖。（b） 累積分布函數（CDF），根據決策概率P推導出殘余值。

如前所述，在LSB重復之后，DAC輸出或比較器輸入 仍然包含一個小的殘余誤差V分辨率.有限

V分辨率是由于轉換 噪聲以及量化誤差。如[37]-[39]所述，我們可能會采取 噪聲比較器測量V值的優勢分辨率從而改善 總體 ADC 精度。圖 19 說明了 V

如何分辨率測量工作。假設 比較器具有高斯噪聲，其累積分布函數 （CDF） 定義為：

我們表示：

我們可以推導出 V分辨率奧斯特

在常規試驗或LSB重復結束時，比較器得出一個數字 的順序決策，其輸入保持不變。基于概率

在決策1中，小比較器輸入可以用（25）進行估計 了解比較器噪聲水平。數字中的小型查找表 （LUT） 引擎可用于近似解此非線性 （25） 和

ADC數字輸出得到相應補償。與[38]和 [39]，我們工作中比較器決策的數量可以在硅中變化 以證明有效性并檢查測量數據的權衡。

僅當ADC運行速度低于16 MS/s時，才會啟用此技術，因此

在所有位試驗之后，我們在轉換階段還有時間，允許 讓比較器在之后觸發多次以估計其輸入 電壓，即DAC輸出殘余電壓。

圖20.芯片顯微照片。

圖21.模數轉換器電源故障。

圖 22.典型直流線性度圖。（a）校準前的DNL。（b） 校準后的DNL。（c） 校準前的INL。（d） 校準后的INL。

圖 23.使用 100 kHz輸入校準后的典型交流頻譜。

圖 24.交流性能。（a）SFDR/SNDR/SNR 與 Fs = 16 MS/s. （b） SFDR/SNDR/SNR 與 Fs 的 Fs = 100kHz。

圖25.隨LSB重復次數測量的ADC噪聲。

圖26.測量的ADC噪聲與SRM決策的數量。

圖27.SFDR與ISSCC和VLSI的奈奎斯特ADC在過去10年的比較，SFDR>85 dB或SNDR>80dB。

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[1]** | **Bannon

[2]** | **Maddox

[3]** | **Kramer

[12]** | **Miki

| | 這項工作 | **赫瑞爾

[1]** | **班農

[2]** | **馬多克斯

[3]** | **克萊默

[12]** | **三木

四、實驗結果

該芯片采用55納米CMOS工藝制造。模具顯微照片如 圖 20，尺寸為 1.1 毫米 x 0.5

毫米。數字引擎，其中還包括 由于邏輯密集，校準很小。ADC 輸入接口工作在 3.3 V，而所有其他電路使用1.2 V。默認情況下，最佳 LSB 重復處于打開狀態

SRM 關閉以 16 Msps 的速度運行。 圖 21 顯示了電源擊穿 其中，DAC功耗為11.6 mW，其中還包括估計的2.8 mW

電平轉換器。采樣電容大幅降低至1.14 pF （包括閃光采樣電容）用于精密ADC，特別注意 通過亞fF級寄生效應進行耦合，以保持16位線性度

性能。圖22顯示了校準時的直流線性度性能 關斷續續。在校準之前，我們看到INL誤差高達大約250 LSBpp 主要是由于儲能電容器的電荷分配誤差。后

校準時，INL 為 -1.9/2.3 LSB。它受到采樣失真的限制，因為 避免了輸入自舉，以支持脈沖模式下的無源采樣。 圖23顯示了輸入信號為100

kHz的頻譜，交流性能為： 在圖 24 中總結，其中 SFDR/SNDR/SNR 與 F在和 Fs分別顯示。對于大多數精密應用，輸入信號帶寬低于100 kHz，

保持超過 97.5 dB 的 SFDR。信噪比超過 78 dB 和等效 ADC噪聲約為3 LSB，符合我們的設計目標。在圖25中，測得的ADC

噪聲與LSB重復次數的關系證明其有效性。 以較低頻率工作時，統計殘留測量 （SRM） 可以啟用以進一步提高準確性。圖26顯示了ADC噪聲與 SRM

決策的數量。我們觀察到ADC噪聲確實接近 隨著 SRM 決策數量的增加，對噪聲水平進行采樣。請注意，對于兩者 噪聲圖，轉換噪聲配置為較高以主導采樣

噪音，以更好地觀察效果。圖 27 中的曲線比較了線性度 該ADC與ISSCC和VLSI最近的奈奎斯特ADC在 過去10年的SFDR>85

dB或SNDR>80 dB[40]。與最近的比較 表1給出了公開的中速和高分辨率SAR ADC。[1] 和 [2] 使用流水線 SAR 架構，面積大約大

10×，面積大 20× 更大的輸入電容。此外，所有其他精密ADC（16位+）都依賴于 片外校準，因此大大增加了測試成本。

五、結語

在 16 nm CMOS 中實現 16 MS/s 操作的精密 55 位 SAR ADC 是

本文介紹。它支持連續模式和脈沖模式 操作。通過小電容器實現快速轉換和小面積 陣列和信號無關，每個位電容DAC一個儲能電容 結構。片上校準開銷最小，校準幅度更低

位有助于確保ADC達到16位精度。最佳 LSB 重復和 統計殘留物測量進一步提高了ADC的精度和效率。 與傳統的精密SAR

ADC相比，該ADC的面積小10×20× 更小的采樣電容和片上校準使其非常適合 適用于精密 SoC 應用。據我們所知，這項工作也是第一次快速

深亞微米CMOS節點中的精密SAR ADC。