傳統工藝的挑戰

• Leakage/Power consumption issue

泄漏功率仍然是HKMG(High-K Metal Gate)一個主要問題。從下圖看出，在28nm的High-K Metal Gate Stack中，leakage power仍然在總功耗中占據主導地位。因此，降低芯片leakage成為設計的重點之一。 Leakage是主要cost，直接影響整個芯片的功耗。

• 三十年內物理尺寸scaling1000倍，晶體管數量增加10的6次方，工藝制程遭遇挑戰

CMOS技術走到22nm之后，因為光刻技術所限，特征尺寸已很難繼續微縮，急需革新技術來維持進一步發展。在眾多的候選技術之中，FDSOI(Fully Depleted SOI，全耗盡SOI)和FinFET技術極具競爭力。

對于FDSOI晶體管，硅薄膜自然地限定了源漏結深，同時也限定了源漏結的耗盡區，從而可改善DIBL(Drain Induced Barrier Lowering，漏致勢壘降低)等短溝道效應，改善器件的亞閾特性，降低電路的靜態功耗。此外，FDSOI晶體管無需溝道摻雜，可以避免RDF(Random Dopants Fluctuation，隨機摻雜漲落)等效應，從而保持穩定的閾值電壓，同時還可以避免因摻雜而引起的遷移率退化。

傳統planar bulk& FDSOI& FinFET

傳統bulk planar的局限性

• Channel area underneath the gate is too deep and too much of the channel is too far away from the gate to be well-controlled
• Higher leakage power(static/stand-by power)
• Gate is never truly turned off

解決方法：將channel變得更窄，使得可以被gate較好的控制。

可用的解決方案：FDSOI && FinFET

FD-SOI晶體管級優勢

FD-SOI工藝可以獲得較高的performance（性能比FinFET肯定還是要差點，但是比28nm提高很多），較低的leakage，power，而且成本與28nm HKPG接近。

另外，目前國內正在扶持發展FD-SOI工藝技術，對于采用這個工藝制程的企業均給與大額的補貼。所以實際上FD-SOI的芯片流片費用相比28nm還會更便宜。

FD-SOI技術不僅能得到FinFET全耗盡晶體管帶給平面傳統技術的全部好處，而且還能實現后者無法達到的先進的負偏壓（back bias）技術。

減少寄生電容,提高器件頻率,與體硅相比SOI器件的頻率提高20-35%。由于減少寄生電容。降低漏電流，SOI器件的功耗下降35-70%。

FD-SOI消除了****閂鎖效應 (Latch up 是指CMOS晶片中, 在電源power VDD和地線GND(VSS)之間由于寄生的PNP和NPN雙極性BJT相互影響而產生的一低阻抗通路, 它的存在會使VDD和GND之間產生大電流。

FD-SOI工藝可以將工作電壓降低至大約0.4V，而相比之下Bulk CMOS工藝的最小極限值一般在0.9V左右。使用FDSOI的后向偏置技術可以提供更寬動態范圍的性能，因此特別適合移動和消費級多媒體應用。

什么是FinFET？

前臺積電首席技術官和伯克利公司的前任教授胡正明及其團隊于1999年提出了FinFET的概念，并在2000年提出了UTB-SOI（FD SOI）。這兩種結構的主要結構都是薄體，因此柵極電容更接近整個通道，本體很薄，大約在10nm以下。所以沒有離柵極很遠的泄漏路徑。柵極可有效控制泄漏。

FinFET原理

在鰭式場效應晶體管，該信道由一個薄的翅片由柵極在輕摻雜的薄基板包裹從三個側面提供具有減少的漏電流和降低的短溝道效應的更好的靜電控制形成。

FinFET具有由薄硅“鰭”包裹的導電溝道。

為什么我們需要FinFET？

隨著設備尺寸的縮小，在較低的技術節點，例如22nm的，具有在溝道長度，面積，功率和工作電壓的縮放比例，短溝道效應開始變得更明顯，降低了器件的性能。為了克服這個問題，FinFET就此橫空出世。

在傳統CMOS器件中，溝道是水平的，而在FinFET中，溝道是垂直的。FinFET的寬度取決于Fin的高度。

在上圖中，w1 = w3 =鰭的高度，w2 =鰭的厚度。

有效channel寬度=（2 *翅片高度）+翅片厚度

W =（2 * w 1）+ w 2

有效溝道長度=柵極長度= L

這種類型的柵極結構提供了對溝道傳導的改進的電控制，并有助于降低漏電流并克服一些短溝道效應。

在FinFET工藝下的數字后端實現將會稍微復雜點，比如Fin必須在grid上。這就對floorplan提出了更多的挑戰，比如模塊boundary不能隨意給，memory不能隨意擺放等。

FinFET的缺點

• 工藝制程比較復雜
• 芯片流片需要更多的mask，成本急劇增加

靜態 vs 動態 Body-Biasing技術

• Static: Need BB value optimization prior to implementation

• Dynamic: Can use BB optimization on the spot after implementation

在數字IC設計中，我們通常還是需要用到動態調整井偏置電壓，符合low power設計要求。但是此時就需要BB Gen，這個東西還是蠻大的，需要占用芯片一部分面積。

采用了body bias技術后，除了需要增加BB Gen外，靜態時序分析階段的timing signoff也會變得更加復雜（signoff corner會增加很多）。

下圖為28nm HKMG(High-K Metal Gate)與22FDX兩種不同工藝的功耗與頻率量化對比圖。橙色曲線為28nm HKMG，中間褐色那條曲線為22FDX（不做bias），最上面那條藍色曲線為22FDX（采用正向bias）。

從圖中數據得知，在同樣的頻率下，采用22FDX（不做bias）工藝的功耗相比28HKMG工藝節省了近50%。而在同樣的頻率和同樣的工藝22FDX下，采用FBB（Forward Body Biasing）的功耗較normal也節省了近50%的功耗。另外，在同樣的功耗下，不同工藝下芯片的performance也相差30-40%。

22FD-SOI平臺 ( 超低功耗，高性能，低成本應用需求 )