????混合信號(hào)SoC設(shè)計(jì)，往往包括模擬、射頻、數(shù)字、定制數(shù)字和來自不同IP提供商IP。為實(shí)現(xiàn)完整意義上芯片級(jí)驗(yàn)證，需要采用SPICE、射頻仿真器、混合信號(hào)仿真器和Fast?SPICE等多重仿真器組合。設(shè)計(jì)者在不同設(shè)計(jì)階段往往需要采用來自不同公司仿真器。
????為降低用戶在設(shè)計(jì)工具方面使用難度和工具轉(zhuǎn)換風(fēng)險(xiǎn)，Cadence推出Multi-Mode仿真解決方案，通過使用統(tǒng)一用戶接口、器件模型、語法格式、內(nèi)部方程式，極大地提高了數(shù)據(jù)兼容性和仿真結(jié)果可信度。Multi-Mode技術(shù)使設(shè)計(jì)者可在統(tǒng)一設(shè)計(jì)環(huán)境中，在模擬、射頻、混合信號(hào)、芯片級(jí)電路驗(yàn)證不同設(shè)計(jì)階段，自由切換Spectre、SpectreRF、AMS?Designer和Ultrasim等仿真器。模擬/混合信號(hào)電路仿真面臨挑戰(zhàn)主要有急劇增長設(shè)計(jì)復(fù)雜度，對(duì)仿真器容量和速度提出更高要求；激烈市場競爭和不斷爬升流片費(fèi)用，使如何縮短設(shè)計(jì)周期、提高流片成功率成為芯片設(shè)計(jì)中主要問題之一；深亞微米小尺寸效應(yīng)影響變得更為顯著，如短/窄溝效應(yīng)對(duì)閾值電壓影響、亞閾值電流、體效應(yīng)導(dǎo)致襯底電流等；低信號(hào)擺幅設(shè)計(jì)中電路噪聲和交叉耦合效應(yīng)、低電源電壓下信號(hào)線和電源網(wǎng)格電壓降和電遷移問題等；對(duì)互連線延遲、信號(hào)串?dāng)_、襯底效應(yīng)、接地噪音等物理效應(yīng)考慮，依賴于精確后仿真結(jié)果。?
????上述問題解決越來越依賴于全芯片晶體管級(jí)電路仿真及后仿真，而傳統(tǒng)晶體管級(jí)SPICE仿真器由于容量和速度限制，通常只適用于模塊級(jí)電路設(shè)計(jì)，因此Fast?SPICE技術(shù)引入不可避免。SPICE技術(shù)即Fast?SPICE仿真器采用電路分塊、多速率、簡化模型等加速仿真技術(shù)。Fast?SPICE把相關(guān)電路模塊放在一起，將大矩陣分成許多小矩陣，減小計(jì)算量。此外，事件驅(qū)動(dòng)技術(shù)可忽略不活動(dòng)電路，進(jìn)一步降低運(yùn)算量。電路分塊另一個(gè)優(yōu)點(diǎn)是可采用多速率仿真。各個(gè)電路模塊往往存在不同工作頻率，因此仿真中不同電路塊可以采用不同仿真步長。這樣，既可以保證高頻率電路得到精確結(jié)果，又讓低頻率模塊避免重復(fù)計(jì)算，降低CPU負(fù)荷。?
????簡化模型技術(shù)是Fast?SPICE加速另一項(xiàng)重要技術(shù)。在傳統(tǒng)電路仿真中，MOSFET或BJT需要一組復(fù)雜公式進(jìn)行計(jì)算，常常耗費(fèi)大量CPU時(shí)間。而Fast?SPICE在仿真開始時(shí)先產(chǎn)生模型表格，然后進(jìn)行查表，從而節(jié)省大量時(shí)間。Fast?SPICE通過多層次簡化模型，可以滿足不同精度和速度要求。
????Virtuoso?UltraSim?Simulator作為新一代Fast?SPICE仿真器，引入了分層化同型仿真、動(dòng)態(tài)電路分割等技術(shù)，對(duì)電路中相同子模塊只需計(jì)算其中一個(gè)，避免重復(fù)計(jì)算，從而進(jìn)一步提升仿真容量和速度；提供與傳統(tǒng)SPICE完全兼容以及和SPICE類似仿真精度；簡潔選項(xiàng)使設(shè)計(jì)者可以方便地定制電路仿真；改進(jìn)RC減小技術(shù)使之可以進(jìn)行精確、快速后仿真。此外，UltraSim已完全集成于Cadence標(biāo)準(zhǔn)模擬設(shè)計(jì)流程之中。這些優(yōu)點(diǎn)使UltraSim成為目前業(yè)內(nèi)應(yīng)用最廣泛Fast?SPICE工具之一。