為什么在 PCB 設計中應盡可能使用地平面？接地層降低了信號返回路徑的電感。這反過來又限度地減少了瞬態接地電流的噪聲。

在本文中，我們將討論信號路徑如何在多層 PCB 上發揮作用以及返回路徑電感的概念。

信號選擇阻抗的路徑

考慮如圖 1 所示的雙層板。底層是地平面，電流源連接到頂層的 U 形跡線。頂層走線通過 VIA1 和 VIA2 連接到底層。

圖 1. 圖片由Analog Devices提供。

首先，如圖 2 所示，直流電流注入頂層走線。

圖 2. 圖片由Analog Devices提供。

電流沿 U 形跡線向下。然后，通過 VIA1，它到達地平面。地平面的哪一部分會將電流傳導回 VIA2？我們可以將地平面想象成無數條平行的窄走線。電流將選擇表現出相對較小阻抗的跡線。由于從 VIA1 到 VIA2 的直接路徑短且電阻，因此大部分電流將流經該路徑。當我們離開這條阻力的路徑時，電流密度將迅速下降。

現在，假設我們將交流電流注入 U 形走線。

它會采用與直流電流相同的路徑嗎？

直流電流采用阻抗（或電阻）的路徑。對于交流電流，阻抗取決于路徑的電阻和電感。雖然短路徑提供的電阻，但它不一定提供的電感。路徑的電感取決于電流產生的環路面積。圖 3 顯示了信號跡線及其返回路徑創建的示例電流環路。如果電流形成的環路面積增加，電感將成比例增加。

圖 3. 圖片由Analog Devices提供。

例如，圖 4 中的紅色返回路徑創建了一個比綠色路徑更大的循環。因此，在這兩條路徑之間，交流電流流經電感較小的綠色路徑。對于路徑的整體阻抗，我們實際上應該同時考慮電阻和電感。然而，隨著交流信號頻率的增加，電感對路徑阻抗的貢獻終變得比電阻大幾個數量級。因此，如圖 4 所示，高頻返回電流將直接在 U 形跡線下方流動，以化環路面積（為簡單起見，我們忽略了路徑電阻）。當我們遠離地平面中的這條路徑時，電流密度將迅速降低。

圖 4. 圖片由Analog Devices提供

對于上面的例子，我們有一個地平面，可以將其想象成無數條平行的窄路徑。返回電流流過那些使阻抗的路徑。對于雙層板，我們買不起地平面。在這種情況下，我們可能有一條用于返回電流的軌道（而不是一個平面）。電流被迫通過這條路徑，即使它可能表現出很大的電感。對于兩層板的一些關鍵信號走線（例如時鐘信號），我們可以布置適當的返回路徑，但我們無法對電路板上的所有走線都這樣做。我們如何才能降低雙面板上所有走線的電流路徑電感？我們將很快討論雙層板的高效接地系統，

為什么返回路徑電感很重要？

返回路徑電感的簡單模型可以通過將電感器與電路原理圖的地串聯來獲得。圖 5 顯示了一個示例。假設門 1 的輸出從邏輯高變為邏輯低。這將通過接地路徑釋放存儲在 C STRAY中的電荷。考慮到今天的快速邏輯門，放電將在很短的時間內發生 （Δ t ）。放電電流將流過接地電感。如果在邏輯轉換期間通過電感器的電流變化了 Δ I，則邏輯門的接地將反彈 V=LΔIΔtV=LΔIΔt。

在這種情況下，處于邏輯低電平的門（圖 4 中的門 2）的輸出將經歷噪聲電壓脈沖。如果足夠大，這個噪聲電壓會導致門 4 的輸出發生不需要的轉換。

此外，如圖 4 所示，接地噪聲電壓可以耦合到離開 PCB 的電纜。作為天線，這些電纜會輻射并導致 EMC 問題。

圖 5 揭示了接地電感可能導致問題的另一種有趣機制。當門 1 的輸出從邏輯高電平轉換為邏輯低電平時，門 1 內的晶體管將雜散電容連接到接地路徑產生的電感器。如果將 CSTRAY 連接到接地電感的晶體管表現出較小的電阻，則會產生高 Q 串聯諧振電路。這會導致帶有相當大振鈴的邏輯門轉換。如果我們不能充分降低接地電感，我們可能需要添加一個與柵極輸出串聯的電阻（例如 51 Ω）以抑制振鈴。

圖 5. 圖片由電磁兼容工程提供。

上述噪聲機制表明，接地路徑電感在設計 PCB 時至關重要。如前所述，多層板允許我們擁有堅固的接地層，這可以顯著降低接地電感。然而，對于雙面板，我們必須借助其他技術來實現低電感接地系統。