利用設計規則檢查來化解高速設計挑戰

簡介

對于 PCB 設計工程師和小型團隊而言，解決 SI（信號完整性）和 EMI（電磁干擾）相關問題是一項每天都要面對的挑戰。為確定并解決 PCB 設計流程期間面臨的 Layout 挑戰，許多工程師都要依賴基于規則的復雜檢查。通過使用設計規則檢查 (DRC)，您可以避免輻射測試失敗或信號完整性相關故障等最終產品問題。

電磁干擾

電磁干擾簡稱為EMI，這種干擾可能降低電氣電路的性能，使其無法正常工作，嚴重時還會導致電路完全不能工作。PCB 上的 EMI 是由走線、過孔和連接器等電路元件引起的意外輻射所致。因此，如果未針對有害輻射的消除進行妥善設計，則高速PCB設計就很容易產生EMI問題。

導致PCB中的EMI的常見原因

返回路徑中斷

返回路徑的意外中斷是常見的EMI問題（圖 1）。

在高頻狀態下，沿著走線傳輸的信號會遍歷通過走線耦合到最近平面（亦稱參考平面）的電磁場。此參考平面充當電流返回路徑，并形成閉合的電流路徑。如果此閉合電流路徑被中斷或斷開，就會產生輻射，進而導致EMI問題。

典型的中斷返回路徑情況示例包括網絡跨越平面分割、網絡靠近平面邊緣以及參考平面變化。

網絡跨越平面分割

亦稱為跨越平面分割的走線或跨越平面分割的信號。當走線的返回路徑（即在其參考平面上）被分割時，就會產生網絡跨越平面分割，因此中斷了返回路徑（圖 2）。該分割可能是一個平面上的“空洞”，也可能是兩個電源孤島之間的縫隙。

理想情況下，所有高速信號都應該參考完整接地平面。但如果發生分割，則應該使用縫合電容器以形成跨分割的交流路徑。

網絡靠近平面邊緣

如果高速信號走線靠近其參考平面的邊緣，電磁場將會環繞邊緣并輻射出一些能量。

發生這種輻射的常見實例包括走線過于靠近電路板邊緣（圖 3）、走線過于靠近參考平面上的大空隙（圖 4）等。

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參考平面變化

信號經過孔從一層到另一層時，可能導致信號的返回路徑發生變化，進而形成更為復雜的閉合電流路徑。圖 5 中，流經不同層的電流會耦合（或參考）到不同平面。在這些不同參考平面上的回流電流也必須為連續的，否則，整個電流回路就會中斷或斷開，從而產生 EMI 問題。

為確保電流路徑處于閉合狀態，您必須為回流電流提供連續路：

→ 如果參考平面從電源平面改為接地平面，則需要一個或多個縫合電容器。

→?如果參考平面變化發生在接地平面（或相同電壓平面）之間，則需要一個或多個縫合孔。

孤立的金屬區域

孤立的金屬區域通常是留在 PCB 設計中的多余的孤立金屬區域，它們也是導致 EMI 問題的常見意外干擾源。

過孔殘留分支

過孔殘留分支是過孔或過孔的一部分，其焊盤已被移除并且沒有連接到任何層，因此過孔殘留分支并非串接在信號流中（圖 6）。但在制造過程中的鉆孔和電鍍，可能會產生過孔殘留分支，從而形成了孤立的金屬區域。在高速設計中，較長的過孔殘留分支可以變成天線并發射能量。

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金屬孤島

金屬孤島是電路板上的一塊孤立的金屬浮銅區域，可以變成天線發射能量，從而導致EMI問題。金屬孤島兩端應該與過孔正確連接（如圖7所示）以避免輻射。

PCB 中的信號完整性

問題的常見原因

串擾耦合

信號布線如果彼此靠近，則在發生邊緣轉換時會產生能量耦合。在密集的電路板上，不可避免地存在以最小走線間距進行信號布線的區域。彼此靠近的走線長度越長，耦合幅值就越大。在Layout 清理階段增加這類緊密耦合的走線之間的間距可以最大限度地減少串擾量（圖 8）。

差分阻抗

差分對只有在沿布線路徑保持走線間距時才能維持其特性阻抗。在 Layout 期間，由于違反規則或疏忽大意的原因，差分對之間的走線間距有時可能會發生變化。如果出現這種情況，差分對阻抗將會在變化點立即發生變化，從而導致有害的信號反射。不僅如此，長度不匹配的差分對還會在接收器端引入時序偏移，并可能導致信號容易受有害 EMI 的影響（圖 9）。

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阻抗（單端）

在本質上，PCB 設計中的每條走線都具有特性阻抗 (Zo)。通過控制走線的寬度、厚度以及一個或多個平面層之間的走線間距，可以設計走線保持特定的阻抗值。創建阻抗受控的走線的主要方法包括微帶（圖 10）和帶狀線（圖 11）。如果平面層的任意主要參數（例如走線厚度、寬度或間距）沿走線布線發生變化，則阻抗也會隨之變化。這可能導致有害的信號反射和其他 SI 影響。

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長殘留分支

在PCB Layout中，單個網絡往往連接了多個 IC。例如，內存接口上的地址位可能源自控制器并連接到多個不同的存儲器件。從主要走線分出并且連接到負載的銅皮部分被稱為殘留分支。如果殘留分支過長，可能會導致有害的信號反射。

大量過孔

走線往往需要切換多個層才能順利完成布線。每當走線轉換到其他層時，都會經過孔傳輸信號。過孔可能導致信號衰減或有害的信號反射，因為過孔會造成阻抗不連續，并且可能會減弱信號?？焖俜D率以及走線上的大量過孔都有可能導致重大 SI 和 EMI 相關問題。

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PADS HYPERLYNX DRC

我們可通過精心設計電路板來減少已知的輻射源，例如，通過最大限度地減少走線布線上的過孔數量。不過由于人為錯誤，可能會遺漏未處理的已知輻射源，進而導致故障。要發現這些輻射源，就得運用專業知識、保持耐心、投入大量的時間以及承受沉重的工作負擔，而且不能出現絲毫差錯。

此外，很多 SI/EMI 問題實際上是由未知或意外干擾源導致的，例如信號返回路徑中斷、孤立的金屬孤島等。干擾源的數量可能有數十、數百甚至數千之多，所以不可能對其進行人工查找。

PADS HyperLynx DRC 是一款電氣設計規則檢查器，可有效地評審 Layout 設計的電氣性能。利用 PADS HyperLynx DRC，可以自動識別PCB電路板上的潛在EMI問題，從而預防故障并降低成本。通過自動執行檢驗流程，PADS HyperLynx DRC消除了人工檢驗可能產生的錯誤，將之前幾個小時甚至幾天的工作量縮減至幾分鐘。利用準確、全面的檢查結果可以檢測問題和更正設計。

PADS HYPERLYNX DRC 中包含的規則

→ SI規則:金屬孤島、網絡跨越平面分割和垂直參考平面變化。?

→ EMI規則：串擾耦合、差分阻抗、單端阻抗、長殘留分支和大量過孔。?

這些規則都是參數化規則并且可以自定義，因此可以在不同設計之間修改違規條件，以滿足特定的要求。規則也可以應用于設計的局部，比如關鍵或薄弱部分。例如，您可以針對 DDR3 接口的所有時鐘信號使用垂直參考平面變化規則，以此確保閉合電流路徑。

執行檢查

在 PADS HyperLynx DRC 中運行 SI 和 EMI 檢查只需五個簡單步驟：

1.加載 Layout 設計：在 PADS Layout 環境中，單擊 “Analysis”（分析）將您的設計加載到 PADS HyperLynx DRC。

2.準備待檢查數據：將設計的關鍵或薄弱部分歸類到不同的組，以便設置并應用必要的規則。

3.設置 DRC 規則及其參數：將您的規則應用于整個設計或其某個部分。如果需要，您可以運行包含多個實例的規則，并在具有不同要求的不同設計部分運行各個實例。

4.運行 DRC：運行完整的 EMI 電路板檢查可能花費數分鐘到一個小時，具體用時取決于檢查項目的數量和設計的復雜程度。

5.查看結果和違規情況：您可以在 PCB 瀏覽器中查看違規情況，適當時按優先級排序，并通過違規報告與他人共享違規情況。

PADS HYPERLYNX DRC 規則示例