控壓型DC-DC變換器電流環(huán)路補(bǔ)償設(shè)計(jì)

O 引言

固定頻率峰值電流模式PWM(Pulse WidthModulation) DC-DC變換器同傳統(tǒng)的電壓模式控制相比，具有瞬態(tài)響應(yīng)好，輸出精度高，帶載能力強(qiáng)等優(yōu)點(diǎn)，因而被廣泛應(yīng)用。作為重要的模擬單元，斜坡補(bǔ)償電路和電流采樣電路是電流模式PWM控制的根基，對電流模式控制中電流環(huán)路的穩(wěn)定性起著重要作用。

1 電路結(jié)構(gòu)

圖1所示是典型峰值電流模式PWM Boost DC-DC控制系統(tǒng)的結(jié)構(gòu)框圖。當(dāng)電壓外環(huán)的電壓反饋信號經(jīng)過誤差放大器放大得到的誤差信號VE送至PWM比較器后，將與電流內(nèi)環(huán)的一個變化的、其峰值代表輸出電感電流峰值的三角波或梯形尖角狀合成波信號VE比較，從而得到PWM脈沖關(guān)斷閾值。即：



在(1)式中：第一項(xiàng)為斜坡補(bǔ)償部分，用于保證電流環(huán)路的穩(wěn)定；第二項(xiàng)反映了電感電流的大小，通常由電流采樣電路產(chǎn)生；第三項(xiàng)用于產(chǎn)生一個固定的基礎(chǔ)電平，以為PWM比較器輸入端圖1 典型峰值電流模式PWMBoostDC—DC控制系統(tǒng)框圖提供一個合適的直流工作點(diǎn)。

因此，峰值電流模式控制不是用電壓誤差信號直接控制PWM脈沖寬度，而是通過控制峰值輸出端的電感電流大小，然后來間接地控制PWM脈沖寬度。



但是，電流模式的結(jié)構(gòu)決定了其應(yīng)用時(shí)存在電流內(nèi)環(huán)在占空比大于50％時(shí)的開環(huán)不穩(wěn)定現(xiàn)象、亞諧波振蕩、非理想的環(huán)路響應(yīng)，以及容易受噪聲影響等幾個固有缺點(diǎn)。針對上述問題，在環(huán)路的補(bǔ)償方式上，除了電壓環(huán)路的RC串聯(lián)補(bǔ)償之外，還必須對電流環(huán)路進(jìn)行補(bǔ)償，以滿足電流環(huán)路的穩(wěn)定性要求。有效的解決方法是采用斜坡補(bǔ)償技術(shù)，并在提高電流采樣精度的同時(shí)降低采樣損耗，以保證電流環(huán)路的穩(wěn)定。

本文利用對振蕩器充放電電容上的電壓作V／I轉(zhuǎn)換來得到穩(wěn)定且斜率易于調(diào)節(jié)的補(bǔ)償斜坡，同時(shí)采用功率SENSEFET作為采樣器件，并結(jié)合設(shè)計(jì)簡潔的V／I變換，使采樣系數(shù)不受溫度和工藝的影響，從而在得到較高精度采樣值的同時(shí)，還減低了損耗。

2 電路原理分析

2．1 斜坡補(bǔ)償

圖2給出了在誤差信號VE上疊加斜坡補(bǔ)償電壓的方法。VE為電壓反饋回路的誤差放大信號，實(shí)線波形為未加擾動的電感電流，虛線為疊加△I0擾動量的電感電流，D為占空比，m1、m2分別為采樣得到的等效電感電流的上升和續(xù)流斜率。




由圖2(a)、(b)可知，若沒有斜坡補(bǔ)償，在下一個周期，該擾動電流為：


而經(jīng)過n個周期后，由△I0引起的電流誤差△In為：


由式(3)可以看出，當(dāng)m2m1，即D>50％時(shí)，電流誤差△In將逐漸放大，從而導(dǎo)致系統(tǒng)不穩(wěn)定。

圖2(c)是D>50％時(shí)，疊加補(bǔ)償電壓后的電感電流波形。對于該波形，有：


顯然，要使環(huán)路穩(wěn)定，必須使△I1<△Io，即滿足：


結(jié)合(5)和(6)兩個式子可以得到：


由此可見，當(dāng)時(shí)，可在最壞情況下(D=100％，即m2>>m1)滿足系統(tǒng)的開環(huán)穩(wěn)定性要求。

圖1所示的電路同時(shí)給出了在電流反饋電壓上疊加斜坡補(bǔ)償電壓的方法。通過比較分析可知，兩種補(bǔ)償方法在效果上是等效的，但是第二種方法中的電路實(shí)現(xiàn)相對更簡單，因此較為常用。

2．2 電流采樣原理與方法

傳統(tǒng)電流采樣方法是在開關(guān)管的電流通路上串接檢測電阻，這樣不僅降低了DC-DC轉(zhuǎn)換器的效率，而且對于傳統(tǒng)工藝來說，制作這樣的小電阻也很困難。為了彌補(bǔ)這些不足，本文在SENSEFET采樣方法的基礎(chǔ)上，加入了簡潔的V／I變換電路，從而形成了一種結(jié)構(gòu)簡單且精度較高的采樣電路，其電路主體如圖l中的采樣電路所示。其中MM為POWER FET，其寬長比設(shè)計(jì)的非常大，可以減小其導(dǎo)通阻抗(本電路的典型值為150 mΩ)；Ms為SENSE FET；檢測電阻RSEN可利用工作在線性區(qū)MOS管的導(dǎo)通阻抗特性，使其寬長比與Ms相同，因此，導(dǎo)通阻抗與Ms的相等，記為RSEN。為了減小采樣損耗，一般必須使(W／L)MM<<(W／L)Ms。

設(shè)(W／L)Ms：(W／L)MM=n(n的取值一般不低于100)，開關(guān)管電流為IM，則有：



采樣電壓VSEN經(jīng)過簡潔實(shí)用的V／I轉(zhuǎn)換電路后，可將其轉(zhuǎn)換成所需要的采樣電流信號ISEN，然后與斜坡電流信號ISLOPE在R∑進(jìn)行疊加，就可得到所需的電壓V∑。

3 改進(jìn)型電路設(shè)計(jì)

3．1 斜坡產(chǎn)生電路

圖3所示是一種改進(jìn)型斜坡產(chǎn)生電路，圖中，MP5、MP6為匹配的差分對管：Q1、Q2匹配(rCE(Q1)=rCE(Q2)，為負(fù)載管，它們的發(fā)射極面積相等，為Q3的兩倍。負(fù)載管Q1、Q2采用三極管，可在高匹配性的同時(shí)大大減小噪聲影響。在Q2的集電極與基極之間加一個射極輸出的晶體管Q4，可以減小Q2和Q3基極電流對ID(MP6)的分流；而在Q2和Q3的基極與地之間加電阻R4，則可用來提高Q4的β。Vc為片內(nèi)振蕩器充放電電容上的鋸齒波電壓，Vc的變化范圍為V1-V2。其中V2和V1分別為振蕩器充放電的高、低設(shè)定電壓值。



此電路主要任務(wù)是將電容上的鋸齒波電壓轉(zhuǎn)換成所需要的斜坡電流。

3．2電流采樣電路

圖4所示為本系統(tǒng)中的電流采樣電路。該電流采樣電路由三部分組成：采樣電路、緩沖級電路和電壓／電流(V／I)轉(zhuǎn)換電路。其中采樣電路采樣得到反映電感電流的電壓VSEN后，可經(jīng)過優(yōu)化處理的緩沖級電路進(jìn)行電平平移，從而得到VSEN’，以避免采樣電壓受到后級電路的影響，即：




最后，VSEN’經(jīng)過V／I轉(zhuǎn)換電路，就可以轉(zhuǎn)換成所需要的電流信號ISEN，以便和ISLOPE進(jìn)行疊加。

因?yàn)閳D4中的Q1和Q2匹配，偏置相同，所以Q1和Q2的發(fā)射極電壓近似相等，即：V2≈V3，因而可為v∑提供一個合適的直流電平。

4 仿真結(jié)果

采用0．6μm BCD工藝時(shí)，可對設(shè)計(jì)的電路進(jìn)行仿真驗(yàn)證。仿真條件為供電電壓VIN=5 V，輸出電壓VOUT=13 V，負(fù)載電流為500 mA。由仿真條件可知，占空比D>50％，但必須引入斜坡補(bǔ)償以保證電流環(huán)路的穩(wěn)定。

圖5所示是整體電路在典型情況下(D>50％)，加入斜坡補(bǔ)償?shù)姆抡娌ㄐ巍Ｆ渲校瑘D5(a)是電感實(shí)際的電流波形。其電感電流峰值為Iinductor_PEAK=1．796 A；圖5(b)是采樣得到的電感電流波形，其采樣電感電流峰值為Isensc_PEAK=10．505μA。



由于設(shè)計(jì)中的典型值R2=R3=10 kΩ，RDS(MM)=150 mΩ，RDS(MS)=15 Ω，n=100，故其電流采樣系數(shù)α為：7．5x10-6，采樣精度為77．9％。

圖5(c)是斜坡補(bǔ)償電路產(chǎn)生的斜坡電流波形，實(shí)測的補(bǔ)償斜坡的斜率為5．487 A／s，時(shí)鐘CLK為1．2 MHz，占空比為85．7％，T1=685．563 ns。由于本設(shè)計(jì)中的典型值為：

V1=0．4 V，V2=1 V，R=65 kΩ。

故可得其補(bǔ)償斜坡的斜率為：m=6．732 A／s。

因此可知，本設(shè)計(jì)的補(bǔ)償斜坡已經(jīng)達(dá)到較高精度(81．5％)，可以滿足設(shè)計(jì)要求；

圖5(d)是電感電流采樣值與補(bǔ)償斜坡的合成波形。可以看出，其斜坡補(bǔ)償?shù)募尤胗行У囊种屏藖喼C波振蕩。

5 結(jié)束語

本文針對峰值電流模式DC-DC轉(zhuǎn)換器固有的不穩(wěn)定性，設(shè)計(jì)了斜坡補(bǔ)償電路。采用固定斜率補(bǔ)償技術(shù)，雖然在小占空比條件下會減弱電流模式PWM控制的優(yōu)點(diǎn)，但其電路結(jié)構(gòu)簡單，容易調(diào)節(jié)，可降低設(shè)計(jì)難度，同時(shí)針對一般的便攜式設(shè)備，完全可以滿足應(yīng)用要求；而電流采樣電路使用SENSE FET，同時(shí)結(jié)合緩沖級和V／I轉(zhuǎn)換電路，可在采樣精度得到提高的同時(shí)減小損耗。因此，本設(shè)計(jì)中的兩個V／I轉(zhuǎn)換電路可以較好地移植到其它DC-DC變換器電路中。

目前，本電路已經(jīng)應(yīng)用在一款升壓型DC-DC芯片中，并且已經(jīng)完成了前期仿真。仿真結(jié)果達(dá)到了預(yù)期要求，證明了該電路的可行性。