使用抖動FPGA設備

　　有關實施擴頻時鐘發生器的詳細信息可從FPGA廠商處獲得。 如果系統現有用的FPGA資源，與前面討論的專用IC方法相比，在FPGA中實施擴頻時鐘發生器可以節省成本和空間。

　　以用FPGA實施的常用擴頻時鐘發生器框圖為例（圖3）。 大多數FPGA廠商提供擴頻模塊或基原，可以用來從參考時鐘源產生時鐘抖動信號。

　　圖3： FPGA擴頻時鐘發生器框圖。

　　參考時鐘通常來自分頻器或倍頻模塊，并且頻率與所需的系統時鐘頻率相同。 微調模塊由調諧/抖動命令模塊控制，并使用可配置的頻率階躍和其間可配置的時間間隔，向上和向下調節PLL輸出頻率（CLKOUT）。 PLL內核模塊配置詳情可以從FPGA廠商處獲得，但如圖所示，內部反饋回路通常為斷開狀態，微調模塊則被放置在外部反饋環路中。

　　連接驅動器

　　PowerXR設備使用一個可編程的系統時鐘頻率和一個可編程的分頻器來產生PWM控制器的開關頻率，fsw。如果對這些設備進行配置，從外部同步時鐘源操作，時鐘源的頻率必須在內部系統時鐘頻率的±5％范圍之內。

　　數據表中提供了一個表格，有助于確定下分頻的系數n。例如，對于在300 kHz的操作，系統時鐘頻率可能是28.8 MHz， n值為96。在此情況下，d的頻譜衰減 = ±1.1%（即2.2%），fDITHER = 56 kHz為：

　　頻譜衰減 = 10*log［（fsw*d）/（fDITHER/n）］ = 10*log［（300 kHz）*（0.022）/（56 kHz/96） = 10.5 dB。

　　因此，除了所有諧波外，基頻的振幅將衰減約10.5 dB。

　　測試配置

　　在用于收集非抖動和抖動時鐘源的排放數據的測試設置中，PowerXR設備同步至時鐘發生器提供的外部時鐘源（圖4）。 電路中的LX節點是用于收集非抖動和抖動排放數據的測量點，因為它包含了最高的電壓峰值和所有相關的輻射頻譜分量。

　　圖4： 測試設置。

　　雖然在LX節點收集的數據不是實際的輻射排放數據，因為它不包括每個頻譜分量的輻射效率，但可將它用于比較非抖動和抖動時鐘數據之間的相對水平。

　　XRP7714 PowerXR設備是一個4通道數字PWM降壓控制器，但僅啟用通道1并用于收集排放數據。 外部同步時鐘源連接到其中一個通用I/O （GPIO）端口。

　　PowerXR設備使用PowerArchitect開發軟件在I2C端口上配置。該軟件可從Exar網站下載。 如先前所討論的，該設備針對基于28.8 MHz系統時鐘頻率的300 kHz PWM開關頻率進行配置。

　　測量的數據

　　基線排放數據的收集采用了零擴展、外加上述±1.1％中心擴展的28-MHz ModOUT時鐘源收。 28.63636-MHz ±1.1%抖動時鐘源的抖動頻率范圍是：

　　fmax = （28.63636 MHz）（1.011）/n = （28.63636 MHz）（1.011）/96 = 301.6 kHz

　　fnom = 28.63636 MHz/n = 28.63636 MHz/96 = 298.3 kHz

　　fmin = （28.63636 MHz）（1 – 0.011）/n = （28.63636 MHz）（1 – 0.011）/96 = 295.0 kHz

　　該數據表示+1.07%/–1.01% （2.08%）的頻率擴展，這與±1.1％（2.2％）的預期擴展非常接近。 與預期的一樣，基準頻率在fnom = 295.3 kHz時進行測量。 每個波形的占空比是50％左右，和VOUT1/VIN = 5 V/10 V = 0.5電壓轉換比所預示的一樣。

　　非抖動和抖動頻譜的頻域圖像表明所有抖動頻譜分量振幅低于相應的非抖動組件，而且它們的寬度也稍大。 這在疊加波形時更明顯（圖5）。 頻率介于6.50和9.00 MHz之間。 示波器的噪底性能的限制，妨礙了在更高頻率下的精確測量，但這些情況可作為在更高頻率下預期行為的很好的例證。

　　圖5： （a） 非抖動頻譜。 （b） 抖動頻譜。 （c） 兩個頻譜的重疊。

　　示波器中內置的快速傅立葉變換（FFT）功能有局限性，因此導致頻譜分量的振幅、寬度和整體形狀有些失真，但它仍然可用于說明頻率抖動技術的優點。

　　較大主頻譜分量之間的低振幅頻譜分量是由于占空比恰好不是50％。 當一個時域的脈沖串有一個恰好為50％的占空比，所得到的高次頻譜分量是基頻的奇數倍，而對于非50％的占空比，所得到的頻譜分量是基頻的整數倍。