1、LMK0480X 供電電路介紹

　　LMK0480X 系列時鐘產品是 TI 近年推出的時鐘抖動濾除芯片，采用了兩級鎖相環級聯架構。第一級鎖相環主要利用窄帶環路濾波器，濾除參考輸入（CLKin）的相位噪聲和雜散，起到時鐘去抖的作用，利用外部 VCXO 產生一個干凈的系統參考時鐘。第二級鎖相環主要是利用第一級輸出作為其參考時鐘，生成系統所需要的各種時鐘頻點，同時滿足系統設計所需要的相噪、抖動和雜散要求。在實際應用中，外部 VCXO 的選取，環路濾波器的設計以及各種環路參數的優化，都對最終的時鐘性能有很大的影響。除這些因素外，芯片的供電設計是應用中需要考慮的另外一個重要部分，不當的設計會直接導致輸出時鐘不能滿足系統的需求，尤其是一些對抖動和毛刺要求較高的應用場景。

　　LMK0480X 芯片的供電電源管腳的分布如上圖所示，大致可以分為以下幾類：

　　本章中主要整體介紹了 LMK0480X芯片內部模塊電路的供電設計。下一章節中將結合實際實驗，詳細介紹LMK0480X 的供電電源噪聲對實際性能的影響。

　　2、LMK0480X 供電設計和 PSRR 性能測試

　　2.1 LMK0480X 供電設計原則

　　針對不同種類的供電管腳，對外部的供電電路的需求不同，一般需要遵循的原則如下：

　　? LMK048XX 所有的供電管腳內部都有一個集成的高頻去耦電容，由于這個電容更加靠近芯片，可以排除封裝 bonding 線的寄生電感的影響，去耦的效果比外部的高頻去耦電容（《 1nF）更有效。同時外部的去耦電容容易將地平面的一些高頻干擾引入到芯片的供電管腳，所以一般不建議在 LMK0480X 的所有供電管腳增加《 1nF 的去耦電容。

　　? VCC1，VCC4，VCC9 所負責的芯片內部電路不會產生噪聲，所以這三個供電管腳可以連接在一起，共享供電電路；也不需要增加磁珠隔離管腳和總的供電電路，因為磁珠容易影響 VCO 的供電（VCC1），在輸出形成鼓包。

　　? VCC6 和 VCC8 是給前后兩級鎖相環的電荷泵供電，這對芯片的最終性能至關重要，建議獨立的供電支路。對于 VCC6，由于是給第一級鎖相環供電，一般第一級鎖相環的鑒相頻率都比較低，所以供電支路的磁珠可以省去，同時也可直接把 VCC6 直接接入 VCC1/4/9 的電路。而對VCC8 而言，由于為了增加環路帶寬，第二級鎖相環的鑒相頻率比較高（》50MHz），為了防止鑒相頻率泄露到其他供電管腳，要求 VCC8 具有獨立的供電支路，同時應當增加磁珠以隔離VCC8 和主供電電路的干擾。當鑒相頻率較低時，可以考慮去掉這個磁珠。

　　? VCC5 和 VCC7 主要是給芯片的參考和 VCXO 的輸入輸出提供電源，同時也給 PLL2 的鎖定指示電路提供電源。對于這些管腳，不需要外部的大的去耦電容和磁珠，以防止一些地平面的干擾串入電源管腳，從而影響 PLL2 的鎖定指示。

　　? VCC2， VCC3， VCC10， VCC11， VCC12， VCC13 是給芯片的 12 路輸出提供電源（一個供電管腳負責兩路輸出）。如果其中幾路輸出相同的頻點時，這幾路的供電可以連接到一起，共享供電支路，簡化設計。由于輸出頻率都比較高，所以對于這幾路供電管腳建議增加磁珠，以降低芯片開關噪聲對于芯片整體供電的影響，同時提高通道間的隔離。同時如前面提到，由于芯片內部已經集成了高頻去耦電容，所以不需要外部的去耦電容。

　　當輸出的頻率較低時（〈10MHz），或者輸出單端 LVCMOS 或者高擺幅的 LVPECL 信號時，為了降低供電環路的阻抗，建議去掉磁珠或在管腳處增加一個大一點的去耦電容，提供開關電流。

　　? 當輸出時鐘類型是 LVPECL 時，應防止輸出到地有電容。因為這樣很容易形成到地的短路環路，不僅需要電源管腳提供很大的開關電流，同時將頻率噪聲引入到地平面，給系統帶來了干擾。

　　2.2 PSRR（Power Supplier Rejection Ratio）性能分析

　　為了表征各類不同供電管腳的電源噪聲對 LMK0480X 輸出噪聲的影響，通常采用電源噪聲抑制比 PSRR來表征鎖相環芯片的抗電源噪聲能力，本節通過實際測試樣例評估 LMK0480X 的供電噪聲抑制性能。

　　2.2.1 測試設置

　　PSRR 測試基于 LMK0480X 評估板，在這些測試中，測試框圖如 Figure2，設置如下：

　　1. 外部 VCXO 使用獨立的干凈電源供電，排除 VCXO 對測試結果的影響。

　　2. 去掉芯片外部的去耦電容和磁珠，排除這些器件對芯片 PSRR 的影響。

　　3. 干擾源通過信號發生器產生合路進入測試的電源管腳。干擾源的頻率從 50KHz 到 2 MHz 連續掃描，測試干擾信號在環路帶寬內外，對于芯片 PSRR 性能的不同影響。

　　4. 干擾源輸入信號的擺幅固定在 Vin = 100mV；測量輸出端口載波兩側的對應的干擾源帶來的雜散（偏移對應的干擾源頻率）的功率 Ps dBm，將 Ps 轉換為電壓幅度 Vs，轉換公式以及 PSRR計算公式如 Equation 1 。

　　2.2.2 不同供電管腳噪聲對 LMK0480X 輸出噪聲的影響分析

　　1．當干擾電源輸入到所有的供電管腳，測試所有輸出管腳的 PSRR。如下圖所示，幾乎所有輸出端口的 PSRR 大約是 25dBc。

　　2．只將干擾源輸入到 LMK0480X 其中一路輸出管腳供電，其它供電管腳都使用干凈的電源，PSRR 測試結果如下圖；可以看到，只有使用干擾電源的那一路 PSRR 結果比較差，其它輸出受到干擾電源的影響不大，都可以達到 60dBc 以上。

　　在沒有使用干擾電源的端口加上去耦電容，繼續上面的實驗發現，可以發現受到電源干擾的輸出端口的 PSRR 也略有改善，但仍然是最差。

　　3．將干擾電壓源分別輸入到除輸出管腳電壓以外的其它管腳，例如 digital 電路部分，charge pump電流供電部分等，測試結果如下。可以發現，PDCP1 和 VCO 對于干擾電源的濾除非常明顯。PDCP1 管腳主要是因為環路濾波器非常窄，對于電源干擾加以濾除；VCO 供電管腳內部集成了LDO，所以也對外部的電源干擾不敏感。通過實驗可以發現，對于外部供電最為敏感的是 PDCP2和 DIV 的電源管腳，PSRR 分別是-23dBc 和-30dBc 。所以在實際應用當中，一定需要著重考慮PDCP2 和 DIV 的供電設計，供電電路上要增加磁珠，同時要確保沒有《 1nF 的去耦電容，防止鑒相頻率泄露到地上從而耦合到輸出管腳，這對輸出的雜散非常重要。

　　3、總結

　　本文主要介紹了 LMK0480X 系列時鐘供電部分主要的設計需求和 PSRR 性能分析。通過實驗證明，對芯片供電電源管腳的去耦設計，尤其是 PLL2 供電管腳的設計和芯片內部不同電源模塊的電源隔離設計，可以顯著降低 LMK0480X 系列產品的輸出噪聲性能，提供超低抖動的時鐘輸出。

　　4、參考資料

　　LMK0480X Datasheet