定義：

電源完整性(Power integrity)簡稱PI，是確認電源來源及目的端的電壓及電流是否符合需求。

電源完整性在現今的電子產品中相當重要。有幾個有關電源完整性的層面：芯片層面、芯片封裝層面、電路板層面及系統層面。在電路板層面的電源完整性要達到以下三個需求：

1、使芯片引腳的電壓噪聲+電壓紋波比規格要求要小一些(例如芯片電源管腳的輸入電壓要求1V之間的誤差小于+/-50 mV)

2、控制接地反彈(地彈)(同步切換噪聲SSN、同步切換輸出SSO)

3、降低電磁干擾(EMI)并且維持電磁兼容性(EMC)：電源分布網絡(PDN)是電路板上最大型的導體，因此也是最容易發射及接收噪聲的天線。

名詞解釋：

a、“地彈”，是指芯片內部“地”電平相對于電路板“地”電平的變化現象。以電路板“地”為參考，就像是芯片內部的“地”電平不斷的跳動，因此形象的稱之為地彈(ground bounce)。

當器件輸出端由一個狀態跳變到另一個狀態時，地彈現象會導致器件邏輯輸入端產生毛刺。對于任何形式封裝的芯片，其引腳必會存在電感電容等寄生參數，而地彈主要是由于GND引腳上的阻抗引起的。集成電路的規模越來越大，開關速度不斷提高，地彈噪聲如果控制不好就會影響電路的功能，因此有必要深入理解地彈的概念并研究它的規律。

我們可以用下圖來直觀的解釋一下。圖中開關Q的不同位置代表了輸出的“0”“1”兩種狀態。假定由于電路狀態轉換，開關Q接通RL低電平，負載電容對地放電，隨著負載電容電壓下降，它積累的電荷流向地，在接地回路上形成一個大的電流浪涌。隨著放電電流建立然后衰減，這一電流變化作用于接地引腳的電感LG，這樣在芯片外的電路板“地”與芯片內的地之間，會形成一定的電壓差，如圖中VG。這種由于輸出轉換引起的芯片內部參考地電位漂移就是地彈。

芯片A的輸出變化，產生地彈。這對芯片A的輸入邏輯是有影響的。接收邏輯把輸入電壓和芯片內部的地電壓差分比較確定輸入，因此從接收邏輯來看就像輸入信號本身疊加了一個與地彈噪聲相同的噪聲。

b、PDN

電路板設計中，都有電源分配網絡系統。電源分配網絡系統的作用就是給系統內所有器件或芯片提供足夠的電源，并滿足系統對電源穩定性的要求。

我們看到電源、GND網絡，其實分布著阻抗。

電源噪聲余量計算：

1、芯片的datasheet會給一個規范值，通常是5%;要考慮到穩壓芯片直流輸出誤差，一般是+/_2.5%，因此電源噪聲峰值幅度不超過+/_2.5%。

2、如芯片的工作電壓范圍是3.13~3.47，穩壓芯片標出輸出電壓是3.3V，安裝在電路板后的輸出電壓是3.36V。容許的電壓的變化范圍是3.47-3.36=110mv。穩壓芯片輸出精度是+/_1%，及3.36* +/_1%=+/_33.6mv。電源噪聲余量為110-33.6=76.4mv。

計算電源噪聲要注意五點

(1)穩壓芯片的輸出的精確值是多少。

(2)工作環境的是否是穩壓芯片所推薦的環境。

(3)負載情況是怎么樣，這對穩壓芯片輸出也有影響。

(4)電源噪聲最終會影響到信號質量。而信號上的噪聲來源不僅僅是電源噪聲，反射竄擾等信號完整性問題也會在信號上疊加，因此不能把所有噪聲余量留給電源系統。

(5)不同的電壓等級對電源噪聲要求也不樣，電壓越小噪聲余量越小。模擬電路對電源要求更高。

電源噪聲來源

(1)穩壓芯片輸出的電壓不是恒定的，會有一定的紋波。

(2)穩壓電源無法實時響應負載對于電流需求的快速變化。穩壓電源響應的頻率一般在200Khz以內，能做正確的響應，超過了這個頻率則在電源的輸出短引腳處出現電壓跌落。

(3)負載瞬態電流在電源路徑阻抗和地路徑阻抗產生的壓降。

(4)外部的干擾。

去耦電容

?電容去耦是解決電源噪聲的主要方法。

這種方法對提高瞬態電流的響應速度，降低電源分配系統的阻抗都非常有效。

一種解釋是儲能，當負載發生瞬態電流變化時，電源不能即時滿足負載的瞬態電流的要求，可根據公式I=Cdv/dt，此時電容二端存在電壓的變化，電容開始放電，及時提供負載電流。

一種解釋是阻抗，把負載芯片拿掉，從AB二點向左看去，穩壓電源及電容可以看出一個復合電源系統，不能AB二點負載電流如何變化，都保證AB二點電壓穩定及AB二點電壓變化很小，可根據公式△V=Z *△I。

實際的電容存在寄生電感與等效串聯電阻。

R=esr +1/j2πfc +j2πfl?等效竄聯電感無法消除，只要存在引線就會有寄生電感。等效串聯電阻也是存在的，因為制作電容的材料不是超導體。當頻率很低時，j2πfl遠小于1/j2πfc，整個電容器呈現電容性;當頻率很高時， j2πfl大于1/j2πfc，整個電容器呈現電感性;當j2πfl等于1/j2πfc，整個電容器呈現純電阻特性，阻抗最小，其稱為諧振點。

圖1.并聯平面電容

當電源平面與地平面接近時，會出現電場。圖1中上面的區域顯示了電源島，即電源平面，下面的區域顯示了地平面，箭頭表示電場電力線。這一電場提高了電容，由下面的公式表示其大小：

平面電容

對于高頻，使用分立電容進行去耦合的效率不高。對于這些頻率，使用電源平面電容對噪聲去耦合。如圖1所示，您可以看一下標準的并聯平行極板電容，理解平面電容的概念。

C=(εοεrA)/h

其中：

εο = 自由空間的介電常數

εr = 所使用電介質的相對介電常數

A = 重疊區域

h = 單獨的平面

電源島的兩側如果都有地平面，那么，需要計算每一側的電容，加起來以確定總電容。

平面電容是高頻時去耦合的主要方法，因此，這是所有高速設計都要采用的。在高頻，分立電容的作用并不明顯。

例如，考慮下面。

實例：確定FR-4絕緣材料疊層(εr = 4.5)1平方英寸面積的并聯平行極板電容，隔開了4 mils。

解決方案：

h = 4mils = 1.016 * 10-4 m

εο = 自由空間的介電常數 = 8.85 * 10-12 F/m

A = 1平方英寸 = 6.4516 * 10-4 m2

εr = 4.5

把這些數值應用到上面的電容公式中，得到C = 253 pF。因此，典型FR-4電路板疊層間隔4 mils，每平方英寸的電容大約是253 pF。數值與間隔距離成線性反比，與面積成線性正比。Altera在多種電路板上成功應用了平面電容。

減小雜散電感

電源分配系統(PDS)的目的是為每一器件的電源和地焊盤提供并維持所要求的目標恒定電壓。為能夠高效的實現這一目標，體電容和去耦合電容(Decaps)，以及電源和地平面夾層結構(平面電容)。在各種瞬變的負載條件下，這些元器件能否有效的幫助維持恒定電壓主要取決于它們相關的雜散電感。

目標阻抗

目標阻抗是電源系統的瞬態阻抗，對快速變化的電流的表現出來的一種特性阻抗。目標阻抗和一定寬度的頻率有關，在感興趣的頻率范圍內，電源阻抗都不能超過這個值。

目標阻抗公式

去耦的電源電壓，ripple為允許的電壓波動范圍，典型值為2.5%，△Imax為負載芯片最大瞬態電流變化量。

選擇電容

用一個電容組合的例子。這個組合使用的電容為：2個680uf鉭電容，7個2.2uf陶瓷電容(0805封裝)，13個0.22uf陶瓷電容(0603封裝)，26個0.022uf陶瓷電容(0402)。圖中上部平坦的曲線是680uf電容的阻抗曲線，其它三個容值的曲線為為圖中三個V字曲線，從左到右2.2uf →0.22uf → 0.022uf?？偟淖杩骨€為底部粗包路線。

這個組合實現了在500K到150M范圍內保持阻抗在33毫歐以下，到500M處，阻抗上升到110毫歐，從圖中看反諧振點控制的很低。

審核編輯：湯梓紅

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