HV632的結構原理

　　HV632的結構框圖如圖2所示。根據結構圖簡述其工作原理：8位二進制總線數據通過D1～D8口輸入到Data Latch(數據鎖存器)中，在移位時鐘(Shift Clock)的上下沿分別進行鎖存，每16個Shift Clock脈沖為一組，因此可以鎖存32個8位二進制數據，在第一個Shift Clock脈沖的上升(或下降)沿讀入的數據鎖存到Data Latch1，并與高壓輸出HVout1相對應，依此類推，最后一個8位二進制數據鎖存到Data Latch32中，并與高壓輸出HVout32相對應。每一個數據鎖存器鎖存的數據都會在Comparator(比較器)中與8 B Counter(8位計數器)的輸出進行比較，當鎖存器中的數據與8位計數器的輸出相匹配時，高壓輸出HVout跳變。因為該8位計數器是一個可逆計數器，所以在一個完整的可逆計數周期內，會有兩次相匹配的情況，隨著D～D8輸入的不同，輸出的脈沖寬度會隨之改變，從而達到脈寬調制的作用。

　　 Logic部分

　　圖2所示的HV632結構框圖中含有2個Logic部分，其中一部分指的是連接比較器和異或門的邏輯部分，該部分的電路實際上就是一個帶有置位功能邊沿的D觸發器，置位信號通過BLANK作用，BLANK為高時，高壓輸出全為低電平。另外，BLANK在計數器中也有作用，因此，在介紹該芯片引腳功能時指出，BLANK信號具有重置計數器和高壓輸出的功能。Logic的另一部分指的是連接有輸入信號CSI和Shiftclk，輸出信號CSO的部分。該電路的作用就是實現片選信號的輸入與輸出，每一個輸入信號CSI脈沖的到來，都會產生一個片選輸出脈沖，每一個CSI和CSO信號之間都相隔16個Shift Clock脈沖，又因為Shift Clock是雙沿觸發，從而在一組CSI和CSO信號之間能夠讀入32個8位二進制數據，實現32通道的輸出。該結構的仿真波形如圖3所示。

　　高壓輸出部分

　　高壓輸出部分實現了低壓驅動高壓，其電路是模擬的，因此，利用Spice語言進行了描述和模擬，最終結果顯示，該電路確實實現了低壓驅動高壓。其結構利用Spice語言描述如下：

　　仿真結果見圖4。

　　輸入信號存在這樣的邏輯關系A=C=～B，這是由和該結構相連的前一個邏輯結構的輸出決定的，3個輸入信號的電位最高均不超過5 V。由圖可以看出，當A為高電平時，輸出Y=0;當A為低電平時，輸出Y=Vpp，Vpp為80 V高壓，由此實現了低壓驅動高壓。

　　其他部分

　　Data Latch(數據鎖存器)采用由二選一選擇器組成的邊沿D觸發器實現數據鎖存：在CP的下降沿到來時，輸出Q隨著輸入D的變化而變化;在CP的上升沿到來時，起到鎖存作用。該數據鎖存器結構簡單，便于集成。

　　8b Counter(8位計數器)是一種以二選一選擇器組成的觸發器作為其主體、帶有加減控制模塊的單時鐘結構8位可逆計數器，具有異步置位功能。其置位信號就是BLANK，高電平有效。

　　2HV632輸出波形

　　圖5所示即為HV632芯片的輸出波形，圖中D8～D1即為8 b Counter所輸出的8位計數結果，仿真時8位數據總線的輸入DS-D1選11111101，在t1時刻，計數器的輸出為00000010，正好是8位輸入信號的取反，此時，這兩組信號相匹配，輸出HVOUT22跳變。又由于計數器是可逆計數器，當D8-D1減到00000000后又再由00000000遞增，直到加到00000010，即t2時刻時再次匹配，這時HVOUT22又跳變。由圖中可以看出，t1到t2這段時間的脈沖寬度是由8位總線輸入決定的，隨著DS-D1的輸入的不同，輸出的脈沖寬度會隨之進行改變，從而達到脈寬調制的作用。

　　 結語

　　HV632適用于平板顯示器，例如FED(場致發光顯示器)，支持較高顯示分辨率的脈寬調制灰度轉換。HV632不僅適用于FED，還適用于聚合體液晶、真空熒光管和電致發光，他還適用于高數據率的顯示應用，特別適合需要達到20 MHz以上和高速率和輸出電壓在12～80 V之間的產品上。使用HV632還可減少總的元件數目，節省空間，同時還可減少損耗、發熱量以及費用等。