如要使用數(shù)據(jù)流模型執(zhí)行代碼，LabVIEW將同步FPGA上的邏輯。默認(rèn)情況下，LabVIEW FPGA在程序框圖的邏輯函數(shù)間放置一個(gè)寄存器，以最大化每個(gè)操作執(zhí)行所需的傳播時(shí)間。

傳播延時(shí)是指信號(hào)由一個(gè)寄存器傳播至下一個(gè)寄存器所需的時(shí)間。組合路徑是信號(hào)由一個(gè)寄存器經(jīng)另一個(gè)寄存器的邏輯和接線的集合。

由于每個(gè)時(shí)鐘周期均更新寄存器內(nèi)容，因此傳播延時(shí)必須小于時(shí)鐘周期。傳播延時(shí)由兩部分組成：邏輯延時(shí)和連線延時(shí)。邏輯延時(shí)是信號(hào)經(jīng)過的邏輯門數(shù)量和類型的函數(shù)，通常表示傳播延時(shí)中最重要的組件。連線延時(shí)是信號(hào)通過的連線路徑的函數(shù)，其通常很小。因?yàn)镕PGA編譯器嘗試盡可能緊密的集合組合路徑的組件。但當(dāng)FPGA VI達(dá)到FPGA的容量限制時(shí)，函數(shù)間的物理間隔將增加。同時(shí)連線延時(shí)將成為兩個(gè)寄存器間總體傳播延時(shí)的主要組成部分。如兩個(gè)寄存器間的傳播延時(shí)大于FPGA時(shí)鐘速率，F(xiàn)PGA編譯器將返回定時(shí)錯(cuò)誤。該定時(shí)錯(cuò)誤稱為時(shí)間限制或周期限制沖突。

注： 給定函數(shù)的邏輯延時(shí)隨終端變化。連線延時(shí)在每次FPGA VI編譯時(shí)均發(fā)生變化。

LabVIEW FPGA模塊專用于生成可在單周期定時(shí)循環(huán)外部以至少40 MHz的時(shí)鐘速率運(yùn)行的電路。40 MHz時(shí)鐘速率對(duì)應(yīng)的是25 ns的時(shí)鐘周期。為了避免2個(gè)寄存器間的傳播延時(shí)超出25 ns，多數(shù)LabVIEW函數(shù)均包含一個(gè)輸出寄存器，因此需要一個(gè)完整的時(shí)鐘執(zhí)行周期。如2個(gè)寄存器間的傳播延時(shí)超出了25 ns，F(xiàn)PGA VI無法在40 MHz默認(rèn)的時(shí)鐘速率完成編譯。

例如，假設(shè)函數(shù)A需要6 ns的邏輯延時(shí)，函數(shù)B需要14 ns的邏輯延時(shí)。如順序連線函數(shù)A和B，而不在函數(shù)間添加寄存器。整體邏輯延時(shí)為20 ns。如要在40 MHz的默認(rèn)時(shí)鐘速率下完成編譯，連線延時(shí)只能為5 ns。根據(jù)FPGA編譯器在函數(shù)間的連線方式，連線延時(shí)可能超出或不超出5 ns。如下列場(chǎng)景和1和2所示。

在場(chǎng)景1中，設(shè)計(jì)滿足40 MHz的定時(shí)限制。在場(chǎng)景2中，設(shè)計(jì)不滿足40 MHz的時(shí)鐘限制。當(dāng)用戶嘗試編譯FPGA VI時(shí)將產(chǎn)生定時(shí)沖突錯(cuò)誤。相比之下場(chǎng)景3中，2個(gè)函數(shù)之間添加了寄存器。添加寄存器后將產(chǎn)生2個(gè)獨(dú)立的傳播延時(shí)。即使連線路徑較長(zhǎng)，2個(gè)傳播延時(shí)均可實(shí)現(xiàn)在40 MHz內(nèi)完成編譯。

當(dāng)函數(shù)位于單周期定時(shí)循環(huán)外時(shí)，F(xiàn)PGA編譯器將在函數(shù)的邏輯級(jí)間均勻放置寄存器，以將邏輯劃分為可在默認(rèn)FPGA時(shí)鐘速率內(nèi)執(zhí)行的部分。如函數(shù)包含運(yùn)行在FPGA上的內(nèi)部寄存器（例如，存儲(chǔ)器方法節(jié)點(diǎn)），函數(shù)的執(zhí)行時(shí)間周期數(shù)量與函數(shù)寄存器數(shù)量相等。

如在同一時(shí)鐘速率下，需要以較小的延時(shí)執(zhí)行邏輯可使用單周期定時(shí)循環(huán)。如在單周期定時(shí)循環(huán)內(nèi)放置函數(shù)，編譯器不會(huì)包含用于該函數(shù)的輸出寄存器，因此單周期定時(shí)循環(huán)可在一個(gè)時(shí)鐘周期內(nèi)完成。某些函數(shù)（例如窗函數(shù)縮放或FFT Express VI），即使當(dāng)其位于單周期定時(shí)循環(huán)內(nèi)部時(shí)，也需要多個(gè)時(shí)鐘執(zhí)行周期。握手機(jī)制可用于管理上述函數(shù)的數(shù)據(jù)定時(shí)。

如單周期定時(shí)循環(huán)內(nèi)的傳播延時(shí)大于時(shí)鐘周期，定時(shí)沖突分析窗口將指出未能滿足定時(shí)要求的單周期定時(shí)循環(huán)。在某些情況下，可使用反饋節(jié)點(diǎn)或移位寄存器縮短組合路徑的長(zhǎng)度，以實(shí)現(xiàn)流水線設(shè)計(jì)。

注： 如在單周期定時(shí)循環(huán)內(nèi)使用高吞吐率數(shù)學(xué)函數(shù)，用戶可添加內(nèi)部寄存器縮短函數(shù)間的組合路徑長(zhǎng)度。

大型FPGA應(yīng)用的資源考慮

每個(gè)FPGA終端包含一定數(shù)量的觸發(fā)器。由于寄存器使用觸發(fā)器，用于FPGA VI的寄存器數(shù)量和類型將決定FPGA VI是否能夠滿足FPGA終端的需求。通常寄存器使用的觸發(fā)器數(shù)量與數(shù)據(jù)類型寬度相對(duì)應(yīng)。例如，布爾寄存器僅需要一個(gè)觸發(fā)器來存儲(chǔ)數(shù)據(jù)，而一個(gè)I64寄存器需要使用64個(gè)寄存器來存儲(chǔ)數(shù)據(jù)。

對(duì)于多數(shù)用戶來說，F(xiàn)PGA上有限的觸發(fā)器數(shù)量并不是問題。但如FPGA上的資源耗盡，則需要優(yōu)化FPGA VI的大小。