集微網消息，根據海外知名半導體產業研究機構Yole的預測，2023年，服務器市場廣義Chiplet芯片（含HBM+SoC）滲透率有望從此前的17%提高至28%。這一看似平平無奇的展望，其實意味著Chiplet產品，可能將在今年跨越滲透率加速的“臨界點”。

與呼之欲出的市場前景相呼應，各界對Chiplet關注度也在近期陡然升溫，資本市場上相關概念股備受追捧，而產業界的討論，更已經從“Why”向“How”進一步深入。

在日前一場行業活動中，集微網對國內知名IP廠商-芯耀輝科技有限公司（簡稱芯耀輝）董事長曾克強先生進行了專訪。作為擁有20多年半導體行業經驗的資深專家，曾克強帶領芯耀輝在Chiplet生態圈留下了活躍的身影，此次專訪中，他也向我們分享了對產業發展的獨到洞察。

接口IP，Chiplet產業落地的關鍵

在曾克強看來，講到Chiplet，繞不開的話題就是摩爾定律。歷經半個多世紀的演進，摩爾定律實際上已在逐漸失效，以英特爾CPU演化歷史為例，每顆芯片上集成的晶體管數量盡管在持續增加，但時鐘頻率的提升已非常艱難，散熱能力限制帶來的功耗墻同樣明顯，此外，從商業維度看，隨著先進制程芯片研發制造成本飆升，晶體管單位成本的下降也難以為繼。

正因如此，集成電路的未來演進，必須探討新的路徑，Chiplet便應運而生。

曾克強指出，Chiplet通過多個裸片片間集成，突破了單芯片SoC的諸多瓶頸，帶來一系列優越特性。

首先，傳統SoC各功能模塊必須統一工藝制程，導致需要同步進行迭代，而Chiplet則可以對芯片上部分單元在工藝上進行最優化的迭代，集成應用較為廣泛和成熟的裸片，也有效降低了Chiplet芯片研制風險，減少了重新流片和封裝次數，節省研發投入，加速產品上市周期，并且通過靈活配置，可以增加產品組合，延長產品生命周期。

第二，Chiplet可以有效提高芯片良率。根據經驗模型，晶片良率與晶片面積存在負相關關系，在典型缺陷密度下，1公分邊長的晶片良率就比1.5公分的晶片高出約25%。曾克強也表示，在同樣的缺陷分布的情況下，單芯片面積越大，良率越低，對應制造成本越高，設計成本隨著制程演進也在成倍大幅度增長，切分成小芯片可以有效降低設計、制造成本。

曾克強還特別談到，除了上述全球通行的產業邏輯，在我國當前面臨的特殊環境下，Chiplet也有著特殊重要性：“現在產業鏈的發展在目前國際形勢下，的確是受到國際上的制約，這個帶來最大的挑戰是封鎖，但是最大的機會恰恰也是來自于封鎖所帶來的迫切的自主需求。因為封鎖的問題，我們其實很難像以前那樣很方便地得到先進制程代工，但這也很巧合的與Chiplet技術出現的原因類似，我們單靠工藝微縮道路走不下去了，在單位硅片面積上增加晶體管數量有困難，轉而需要追求在單個封裝內部持續提升晶體管數，這也是目前發展Chiplet技術對國內芯片產業最大的意義。”

在梳理了Chiplet技術興起的底層邏輯后，曾克強又為我們分析了Chiplet技術落地的前景與挑戰。

他表示，過去兩三年無疑是處于Chiplet生態早期，各家大的芯片公司把自己的芯片進行分拆，依靠其內部資源（in-house）進行試水，片間互連上并沒有形成任何統一的標準，按自己的內部定義協議在做。

而進入2023年，曾克強表示：“我們明顯看到，屬于Chiplet一個新的時代在開啟，在這個時候，我們看到設計廠商對自己的Chiplet進行自重用，自迭代，包括工藝和互聯標準也在逐步成型和統一。我們預計產業鏈再過若干年，將進入Chiplet成熟期，就會真正進入IP硬化時代，也會誕生一批新的公司，比如Chiplet小芯片設計公司、集成小芯片的大芯片設計公司、先進封裝供應商、提供統一先進方法學實現Chiplet的EDA公司。”

與傳統的單片集成方法相比，Chiplet產品落地，die與die之間互連技術往往是最大挑戰。曾克強也感言，Chiplet技術要把原本一個大的晶片切成多個芯粒再封裝起來，傳統SoC片上網絡（NoC）在布線密度和信號傳輸質量上遠遠高于Chiplet之間，Chiplet跨die之間的布線數量需求較SoC對外大增，因此需要開發大帶寬先進封裝技術，盡可能提升在多個芯粒之間布線數量并提升傳輸質量、密度和速度，而這在電路設計方面帶來很多挑戰，除了物理層設計，不同廠家之間產品互連也存在不同協議和方式，因此接口標準協議也需要互通。

從以上分析不難看出，Chiplet產業生態要走向繁榮，接口IP在性能和標準上的演進將是一大關鍵。在目前Chiplet生態鏈的四大環節廠商（EDA，IP，封裝，Fab）中，IP供應商尤其值得關注。更進一步看，基于IP復用模式，設計能力較強的IP供應商有潛力演變為Chiplet小芯片的供應商，不過這也要求相關廠商需具備高端芯片的設計能力及多品類的IP布局和平臺化運作，這無疑對IP供應商提出了更高要求。

推動Chiplet本土生態，芯耀輝“當仁不讓”

如何將一家公司的芯片共享給另一家公司？如何將多個不同來源的裸片（die）進行連接和通信？

作為對上述瓶頸的回應，行業內近年來也涌現出多個Chiplet開放互連接口標準協議，如XSR、BOW、OpenHBI及至目前最為人熟知的UCIe，其推動者均試圖將之打造為行業通用標準。

從行家的視角，曾克強指出UCIe在諸多技術特性上都占據了優勢地位，提供了最佳的帶寬，能效和延遲組合，定義了完整的協議層，并在協議層重用了成熟的PCIe和CXL生態優勢，所以目前得到了最為廣泛的青睞和支持，預計UCIe在標準封裝和先進封裝領域將占據主導地位。

值得一提的是，芯耀輝正是國內最早加入UCIe聯盟的公司之一，其研究和投入得到了聯盟伙伴的認可與肯定。目前，芯耀輝正與世界領先的芯片廠商和供應商一起參與芯片互聯標準的制定和推進，深度參與后摩爾時代的芯片架構設計，加強與國際大廠的技術交流與合作。

而對技術趨勢和產業潮流的敏銳嗅覺，離不開芯耀輝從Monolithic時代業已在高速接口IP方面積累的技術優勢和市場地位，從而為其在Chiplet時代的發展提供了堅實基礎。

曾克強向我們介紹，作為國內高速接口IP領域領軍企業，芯耀輝核心骨干均來自國際頂尖廠商，從業經驗均在20年以上，過往研發量產的芯片IP工藝覆蓋先進制程，其高速接口IP產品在性能、可靠性和穩定性等方面表現優異，已經被廣泛應用于包括高性能計算、數據中心、智能汽車、人工智能、物聯網等各種半導體應用場景中，在國內高速接口IP領域擁有較高的市場份額和知名度，實現了國內最完善的接口IP全系列覆蓋，且全系列產品都已經實現了芯片測試成功。

此外，芯耀輝不僅提供高速接口IP，還提供完整的芯片解決方案，幫助客戶實現芯片設計、驗證、測試等各個環節的高效銜接，整合產業鏈資源，為客戶提供一系列增值服務。

上述優勢，在芯耀輝提供的D2D和C2C解決方案上也有充分展現。作為國內率先推出的完整Chiplet D2D解決方案，基于對中國本地市場需求洞察，芯耀輝D2D IP涵蓋從10微米混合鍵到2.5D硅中介層、乃至10厘米以上短距離PCB信號線的所有互連場景及封裝類型，與目前國內生產加工能力高度適配，同時其112G PAM4 XSR芯片也已成功流片實測。

曾克強指出，Chiplet同樣不只是簡單的IP技術，它其實是整個系統的設計，包括子系統的設計，封裝設計，PCB設計，ATE測試等，芯耀輝從一開始就把后端需求轉化對IP設計的要求，充分考慮下游客戶對Chiplet所需要的特性，從IP源頭來解決這些挑戰。從控制器，子系統，PHY幾個角度實現高性能、低功耗、低延遲，其提供的靈活配置PHY，可根據客戶場景得到最佳PPA效率。

除了積極參與UCIe等國際技術聯盟，芯耀輝也積極投身我國Chiplet本土生態的建設。

盡管我國從政府、院校到企業，對Chiplet這一新興技術的潛力都給予了高度重視，但國內總體上還是缺乏必要的積累，包括技術和經驗的積累，標準協議的積累，人才，知識產權和專利的積累等。

曾克強表示，基于上述現實，我們沒有辦法單靠某一家或者某幾家公司來打造Chiplet生態，需要更多有志公司一起參與，分工合作，共同打造Chiplet產業鏈，而要發展中國自己的Chiplet產業鏈、生態鏈，就需要有自己的標準。

日前，由中科院計算所牽頭成立的中國計算機互連技術聯盟（CCITA）聯合集成電路企業和專家共同主導定義了小芯片接口總線技術要求，這是中國首個原生Chiplet標準，在2022年12月15日已經通過工信部電子工業標準化技術協會的審定并發布，與UCIe相比，此標準既定義了并口，也定義了串口，協議層自定義數據包格式也不同，但是與UCIe保持兼容，可直接使用國內已有生態，在封裝上，CCITA定義的Chiplet標準也主要采用國內可實現的技術。

這一標準制定過程中，芯耀輝這家本土接口IP龍頭企業也“當仁不讓”，作為重點貢獻企業深度參與了中國小芯片接口總線技術要求的編制工作，為Chiplet技術的應用和發展提供了重要支持。

正如上文所述，芯耀輝的影響與貢獻與其在高速接口IP方面積累的技術優勢和市場地位密不可分。眾所周知，IP在芯片設計中的重要性正不斷提升，尤其是對模電領域技術能力要求極高的接口IP，更是已經成為SoC設計中“must have”的必選項，并因其技術壁壘，形成外購IP的通行做法，也帶動接口IP成為各類IP中需求最旺盛、成長速度最快的細分市場。

成立于2020年6月的芯耀輝憑借IP產品質量好、穩定性高、兼容性強、跨工藝、可移植等獨特的價值和優勢，以及強大的本地化支持服務，短短數年已經在IP研發與產業化上實現一系列重大突破。其IP產品和服務已獲得眾多客戶量產使用，不僅實現了國產先進工藝平臺最全的IP覆蓋，在PCIe、DDR、USB、MIPI、HDMI、Storage以及多協議的IP上均有完整產品組合的布局，并提供底層制程定制化，集成設計自動化賦能到系統驗證產品集成等全流程的支持，具備了非常豐富的可量產跨工藝、多產品、多應用驗證IP，完整前后端服務，凸顯差異化特性的經驗和能力，團隊研發的DDR5/4 PHY IP在相關工藝上更是超越了全行業最高速率。

此外，芯耀輝還完成了車規工藝平臺車規級全套IP的研發，這是國內先進工藝目前唯一符合車規功能安全級別及可靠性要求并覆蓋全套車規接口IP需求的“ASIL車規功能安全級別接口IP”和“AEC-Q100車規級可靠性IP”。

結語

從芯耀輝這樣身處產業最前沿的廠商，到國內外研究機構，關注Chiplet發展的人們，普遍已經嗅到了產業“春天”到來的氣息。正如開篇所提及的，在邁過滲透率關鍵里程碑后，Chiplet有望在數據中心芯片這一“高勢能”細分市場進一步加速普及，并示范帶動在其他下游領域的應用，參照新能源汽車等新技術擴散的經典案例，Chiplet產業即將迎來前所未有的機遇窗口。

作為Chiplet技術落地的關鍵，接口IP也同樣將伴隨產業化進程加速演進，我們相信，芯耀輝等本土IP供應商胼手胝足的耕耘積累，終將得到市場的豐厚回報。

編輯：黃飛

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