隨著系統復雜度的不斷提高，傳統封裝技術已不能滿足多芯片、多器件的高性能互聯。而三維系統級封裝(3D-system in package, 3D-SiP)通過多層堆疊和立體互聯實現了芯片和器件的高性能集成。其中，硅通孔(Through silicon via, TSV)結構在3D-SiP 中發揮著極為關鍵的作用。系統性的回顧了 TSV 技術的研究進展，包括TSV 的技術背景、生產制造、鍵合工藝和應用特色，同時對比并總結了不同制造工藝和鍵合工藝的優缺點，如制造工藝中的刻蝕、激光鉆孔、沉積薄膜和金屬填充，鍵合工藝中的焊錫凸點制備、銅柱凸點制備和混合鍵合，討論了 TSV 當前面臨的挑戰，展望了 TSV 未來的發展趨勢。

0 前言

由于半導體特征尺寸逼近物理極限，芯片的設計難度和制造成本明顯提升。通過微縮特征尺寸以實現芯片性能翻倍難以繼續，但系統對性能提升的要求沒有降低，系統復雜度仍在持續增長。為了滿足需求，研究人員從封裝層面上構建系統級封裝(System in package, SiP)。與傳統封裝技術相比， SiP更能滿足集成電路向更高集成度、更高性能、更高工作頻率發展的要求。三維系統級封裝(3D-SiP)技術是先進封裝技術的發展方向之一，通過多層堆疊和立體互聯，能夠大幅提高組裝密度和封裝效率。在 3D-SiP 中， 垂直互連結構對三維集成封裝以及實現系統整合具有不可替代的作用，其中硅通孔(Through silicon via, TSV)互連結構在先進封裝領域中是最為普遍的結構。

TSV 技術是指在硅介質層上開孔并填充導體﹐以實現介質層上下方垂直互聯的技術。TSV 結合微凸點，能夠在三維方向上獲得最大的堆疊密度及最小的外形尺寸，顯著提升了系統性能，降低了系統功耗，因此被視作是繼引線鍵合和倒裝芯片之后的第三代封裝互連技術。

本文重點介紹 3D-SiP 中垂直互聯結構的關鍵技術：硅通孔技術， 對 TSV 的制造工藝、 鍵合工藝、技術應用、優勢與挑戰等進行闡述、歸納和總結，并對 TSV 的未來發展趨勢做出預測。

1 TSV 制造工藝

TSV 技術是一種高密度封裝技術，通過硅通孔的垂直電氣互連以實現更小的互連長度、降低信號延遲以及減小電容和電感。而在 TSV 制造工藝中，通孔、 側壁涂層以及導體填充等環節對 TSV 的實際性能表現起著關鍵作用。

1.1 通孔工藝

1.1.1 Bosch 刻蝕

Bosch 刻 蝕是 一 種 典 型 的 深 反 應 離 子 刻 蝕(Deep reactive ion etching, DRIE)工藝，分為刻蝕和鈍化兩個循環周期。圖 1 展示了 Bosch 刻蝕工藝的過程。在刻蝕周期，通過 SF6 與 Si 的短暫接觸完成一次較淺的縱向刻蝕。SF6 在射頻源的作用下電離為等離子體，等離子體中的高活性 F 原子與 Si發生反應生成可揮發的 SiF4，其反應過程如式(1)和式(2)所示。在鈍化周期， C4F8 在等離子體中形成氟化碳類高分子聚合物，沉積在 Si 表面上以形成一層鈍化膜，能阻止 Si 與 SF6 繼續反應，其反應過程如式(3)和式(4)所示。在下一個刻蝕周期，離子在偏壓源的作用下從垂直方向上濺射轟擊鈍化膜，使底層的 Si 表面暴露，而側面的鈍化膜未被破壞。如此循環若干次后﹐可形成具有一定深度的通孔，同時避免了橫向刻蝕。

由于 Bosch 工藝中的刻蝕過程為各向同性刻蝕，在刻蝕和鈍化交替進行若干次后，最終會形成扇形的通孔側壁。扇形側壁會導致 TSV 的絕緣層和阻隔層產生應力和電場的集中，引發銅擴散和泄漏等問題。另一方面， Bosch 工藝的基礎性限制是微觀負載效應。對于相同孔徑的通孔，通孔密集區域對刻蝕離子的消耗量大，造成供給失衡，刻蝕速率下降，最終導致在同一基板或晶圓上不同密度區域的通孔刻蝕深度不同。另外，對于不同孔徑的通孔，反應離子刻蝕(Reactive ion etching, RIE)會產生滯后。由流體動力學可知，氣體傳輸在縱橫比大于1 的結構中會被限制，隨著刻蝕深度的增加，通孔的深寬比逐漸增大，而刻蝕速率會逐漸減小，直至刻蝕停止，寬孔徑通孔刻蝕深，細孔徑通孔刻蝕淺。

針對上述技術難點， PARK 等在 DRIE 之后用SF6 等離子體進行干法刻蝕，通過優化射頻功率和刻蝕氣體流量，將扇形側壁的平均深度降低 91%。扇形側壁的凸起處與 SFx 離子和 F 自由基接觸的概率大于凹陷處，故凸起處的刻蝕速率高于凹陷處，進而形成平滑的側壁。FRASCA 等增加“米開朗基羅”步驟用于側壁拋光。KOH 在(110)平面刻蝕的最快，在(111)平面刻蝕的最慢，通過 KOH 溶液在晶體取向為(110)的硅晶圓上的各向異性刻蝕去除側壁的扇形部分，形成了相對平整的側壁。總之，側壁越趨于平滑，其穩定性和可靠性越高。對于微觀負載效應， WANG 等在標準 Bosch 工藝的每 5個循環周期后插入一個冷卻步驟，利用密集區域的熱量集中以提高刻蝕速率，增加刻蝕深度，彌補微觀負載效應。對于 RIE 滯后現象， TANG 等發明了一種漸進式調整工藝參數的 Bosch 工藝。但是該工藝需要精密且昂貴的機器，并且增加了過程復雜性。為了降低復雜度， GERLT 等通過延長鈍化時間， 在刻蝕深度為 50 μm 時將刻蝕滯后降低到 1.5%以下。由于細孔徑通孔中的聚合物沉積速度比寬孔徑慢， 所以在固定的沉積時間內形成的鈍化層更薄，而之后的各向異性離子轟擊與深寬比無關，所以細孔徑通孔中的 Si 將比寬孔徑更快地暴露。盡管最后的 SF6 刻蝕在細孔徑通孔中較慢，但是由于底部的Si 暴露得更早，所以其刻蝕早于寬孔徑通孔，提高了刻蝕效率。因此，通過延長鈍化時間可以顯著降低 RIE 滯后。

Bosch 刻蝕工藝主要應用于 MEMS，適用于極高深寬比的通孔刻蝕，通孔側壁接近垂直，在硅基板上的刻蝕深度可達數百微米。自 Bosch 工藝發明以來，該工藝根據即將到來的新應用進行不斷調整和改進。其關鍵的工藝特征是高掩膜選擇性、高刻蝕速率、良好的刻蝕速率均勻性和輪廓精度、缺口抑制能力以及高深寬比刻蝕能力。在目前的生產條件下，對于 25%的開口面積，硅刻蝕速率接近20 μm/min，對于接近 50%的超大開口面積，硅刻蝕速率也能達到為 9 μm/min，均勻性不低于±5%。

1.1.2 激光鉆孔

激光鉆孔是一種干法刻蝕工藝，利用高能定向激光束與硅襯底之間的燒蝕效應來制備通孔，高效且環保。圖 2 展示了激光鉆孔工藝的過程。光化學燒蝕和光熱燒蝕是激光鉆孔的主要機理，硅材料的刻蝕過程可以視作這兩個過程的組合。光化學燒蝕是非熱過程，材料吸收激光脈沖光子后致使原子鍵斷裂，進而引起材料分離。在光熱燒蝕中，激發能和電離能從電子快速耗散到晶格，材料表面迅速升溫并發生爆發式熔化和汽化。

對于激光鉆孔，理想通孔具備高圓度和低錐度的特征，沒有熱影響區和重鑄層，而實際制造出的通孔往往產生較嚴重的形變。通孔的形變是由機械劈裂而非激光鉆孔造成的，在孔的底部，孔徑變寬并形成桶形橫截面，對于孔徑較大、在多脈沖和高能量脈沖下產生的通孔，展寬效應更為明顯。另外，等離子體屏蔽也是利用強、短脈沖實現高速精密燒蝕時存在的關鍵問題之一。在基板表面，由于受激光熱影響區和燒蝕精度的影響，通孔周圍的材料可能會因高溫而被破壞，致使鉆孔的效率和通孔密度較低。同時，在激光鉆孔的過程中會產生濺渣，隨后凝固并附著在孔的周圍，大大降低了鉆孔的質量和表面平整度。在通孔腔內，硅熔化后會快速凝固，易在通孔內壁上形成球形瘤， 致使內壁粗糙度較大，難以沉積連續的絕緣層和種子層，并且內壁亞表面的熱損傷較大，影響后續通孔填充的可靠性。

對于等離子體屏蔽以及形變問題，關鍵在于加快等離子體及蒸汽的流動。TAN 等提出一種多脈沖納秒紫外激光的鉆孔方法。首次脈沖串燒蝕產生的空間為等離子體和蒸汽提供了通道和膨脹空間，因此降低了等離子體密度和溫度，有效避免了等離子體屏蔽，之后的燒蝕將繼續移除材料并且避免形變的產生。與之類似，可以通過在孔口處施加橫向電場和橫向氣流來輔助激光鉆孔。等離子體中的帶電粒子在電場的作用下發生移動，橫向氣流加快了混合羽流的流動和擴散，降低了孔口處混合羽流的密度，有效緩解了等離子體屏蔽。此外，橫向氣流增強了基板表面的空氣流動以增強冷卻效果，減小了熱影響區。雖然納秒紫外激光的鉆孔效率較高，但熱損傷會降低鉆孔精度。與納秒激光鉆孔相比，皮秒、飛秒激光鉆孔具有更短的脈沖寬度和更高的鉆孔精度，造成的熱損傷更小，卻犧牲了鉆孔效率。對于濺渣沉積問題， HO 等嘗試用掩膜減少鉆孔表面的羽流雜質。熔融顆粒濺射到孔外后沉積在孔口周圍的掩膜上，分離掩膜時將部分濺渣去除，有效地降低了濺渣沉積高度，提高了表面平整度。

激光鉆孔是一種方式靈活的無接觸加工方法，具有高精度、高效率、高深寬比等優點。激光束直接作用于材料，不存在機械磨損，同時避免了材料污染。由于激光具有較高的能量密度，因此鉆孔效率很高，且基板的熱變形和機械變形都很小，有效地提升了鉆孔質量。由于絕大部分激光鉆孔方法不需要掩膜，因此具有更高的靈活度。由于受激光熱影響區的影響，激光鉆孔的通孔密度較低。但對于低密度通孔需求的應用(如 MEMS)，激光鉆孔具有低成本的優勢。另外，通過使用短脈沖的皮秒和飛秒激光，有利于在基板上制造出精細的結構。

1.1.3 濕法刻蝕

在其他濕法刻蝕技術出現之前， KOH 刻蝕是一種主流的濕法刻蝕方法。KOH 刻蝕的機理是通過KOH 溶液與襯底發生反應， 去除未被掩膜保護的材料部分。在刻蝕過程中只有硅被去除，襯底上的其他材料不會被破壞，該過程主要受溫度、攪拌速度和溶液濃度的影響，其反應過程如式(5)所示。

KOH 刻蝕對溫度敏感。溫度能夠影響刻蝕過程中局部反應速率， 進而影響整個刻蝕過程的同步性。同時， 局部反應釋放的熱量也會加速局部刻蝕過程，增加了整體刻蝕的不均勻性。由式(5)可知，在反應過程中會產生氫氣，氫氣可能會形成微掩膜，阻止反應持續進行。此外，由于蝕刻劑的流動會影響硅片的表面形態，因此濕法刻蝕難以精確控制刻蝕深度。通過 KOH 刻蝕形成的通孔側壁不是垂直的，側壁形狀取決于晶圓的晶體取向，因此不適用于制備垂直的高深寬比 TSV。避免蝕刻劑造成污染也是濕法刻蝕的技術難點之一， KOH 溶液中的 K+可能會污染晶圓上的 CMOS 器件，廢棄的蝕刻劑也可能會造成環境污染。

為了制備具有垂直側壁的高深寬比通孔，研究人員在濕法刻蝕的試劑上做了許多嘗試，如 GUAN等公布了一種用于制造高圓度微通孔的高選擇性 氫 氟 酸 - 硝 酸 - 醋 酸 (Hydrofluoric acid-Nitricacid-acetic acid, HNA)刻蝕體系。硝酸的強氧化性能夠將硅氧化為 SiO2， 氫氟酸與 SiO2 生成絡合物并溶解，由于 HNA 溶液為各向同性刻蝕，因此通過使用 HNA 溶液能刻蝕出高圓度光滑通孔。但是，由于 HNA 溶液與 Si 的反應為自催化放熱反應，亞硝酸的積累和溶液溫度的升高可能會導致反應失控。對 此 ， CHENG 等研 究 用 四 甲 基 氫 氧 化 銨(Tetramethyl ammonium hydroxide, TMAH)溶液完成選擇性濕法刻蝕，有效避免了反應失控。對于蝕刻液可能引起的污染問題， BAGOLINI 等通過TMAH 溶液實現堿性刻蝕與 CMOS 器件的兼容， 不需要額外的工藝步驟。與堿金屬氫氧化物相比，氨基氫氧化物在反應后不會在器件表面殘留金屬離子，從而避免器件污染。在工藝方面，通過將電流和紫外線引入到濕法刻蝕工藝中實現高速刻蝕，即光 輔 助 電 化 學 刻 蝕 (Photo-assisted electrochemical etching,PAECE)。在刻蝕過程中，由于電化學的氧化作用，局部材料被溶解，而紫外光會加速硅表面的氧化反應，顯著提高刻蝕效率。

KOH 刻蝕是一種高效、 有前景和低成本的晶圓刻蝕技術。在 MEMS 制造中， KOH 刻蝕通常用于硅懸臂梁或梯形結構的微加工，但它并不是制造高深寬比 TSV 的最佳方法。在其他刻蝕方法出現之前， KOH 濕法刻蝕是制造微通孔的唯一手段，并且具備很多優點，如該方法不需要復雜的設備，使低成本的大規模生產成為可能；使用的化學溶液對基板沒有額外的損傷等。PAECE 主要用于制造高深寬比的通孔， 如 MEMS 中的電容結構和三維封裝中的TSV。研究人員將 PAECE 分別與超臨界二氧化碳技術和熔融金屬吸附法結合使用，都成功制備出高深寬比、無缺陷的 TSV。

1.1.4 通孔工藝小結

表 1 總結了 TSV 通孔工藝的相關研究進展。目前主要的通孔工藝有 Bosch 刻蝕、激光鉆孔和濕法刻蝕。傳統 Bosch 刻蝕工藝具有側壁粗糙、離子刻蝕滯后等缺陷，而通過優化工藝參數和堿性溶液拋光可降低扇形粗糙度，通過縮小通孔間距、調整工藝參數可緩解刻蝕滯后。傳統激光鉆孔工藝具有形變嚴重、濺渣沉積等缺陷，而通過多脈沖、橫向電場及氣流輔助可有效改善通孔形變，通過制備掩膜可避免濺渣沉積。濕法刻蝕中， KOH 刻蝕具有設備簡單、低成本的優點，在早期是最主要的通孔刻蝕方式，隨后研究人員通過研發新的堿性溶液彌補了其側壁不垂直、污染 CMOS 器件等缺陷；PAECE是一種高效率、低成本的刻蝕工藝，配合先進的填充工藝可以制備高質量 TSV，但廢棄的蝕刻液可能會造成環境污染。

1.2 側壁涂層工藝

TSV 的內部側壁結構主要由三部分組成，包含絕緣層、阻隔層和種子層，如圖 3 所示。絕緣層的完整性和厚度的均勻性會影響到器件電性能的可靠性、熱機械應力的集中和裂紋的產生，阻擋層的完整性決定了金屬離子的擴散，種子層的完整性直接影響到通孔的填充機制——電流密度的分布、添加劑的吸附、金屬離子的吸附和沉積等。因此，側壁涂層工藝的質量直接影響到 TSV的形成和性能。

沉積絕緣層是 TSV 工藝中特殊的一步。由于Si 是半導體材料，與導體接觸會導致漏電，而絕緣層可以避免 TSV 之間發生泄漏和串擾。SiO2 是常用的電介質材料，具有低漏電和低損耗的特點，并且在熱膨脹上與 Si 匹配。SiO2 絕緣層可以用熱氧化法或 等 離 子 增 強 化 學 氣 相 沉 積 (Plasma enhancedehemical vapor deposition, PECVD)等工藝制備，同時還要考慮基板的材質是否耐高溫而選擇具體的工藝。例如， LIN 等用熱氧化法在通孔中形成了厚度為 1 μm 的 SiO2 絕緣層。其工藝流程是在高溫條件下使硅片表面發生氧化反應形成 SiO2 薄膜，該方法工藝簡單，制備得到的薄膜性能優越，但熱氧化工藝需要上千度的高溫， 一般材質的基板無法承受。由于 PECVD 技術引入了高能量的帶電粒子參與化學反應，降低了沉積過程對溫度的要求，因此使薄膜可以沉積在一些熔點不高的材料上，但難以完成高深寬比通孔的臺階覆蓋。對此，劉曉陽等通過優化 PECVD 工藝參數，使用正硅酸乙酯液體反應源，實現了深寬比為 6:1 的 TSV 約為 16.7%的絕緣層臺階覆蓋率。在 PECVD 工藝中，通過適當降低低頻功率和腔室壓力，調整分步沉積次數能夠提高臺階覆蓋率。

阻隔層可以防止導電填充物擴散到絕緣層和襯底中，并且提高導電填充物與襯底的粘合度。阻隔層材料包括 Ti、 TiN、 TiW、 Ta 和 TaN 等，可通過 原 子 層 沉 積 法 或 化 學 鍍 方 法 實 現 材 料 沉積。原子層沉積技術是利用反應氣體與基板之間的氣-固相反應在原子級別逐層實現薄膜生長，能夠精確地控制膜層厚度和組分，因此，采用該技術沉積的薄膜具有均勻性好、保形性高、純度高等優勢。但是，與化學鍍工藝相比，原子層沉積成本高昂且更加耗時。化學鍍是一種無需通電，利用強還原劑在含有金屬離子的溶液中，將金屬離子還原成金屬而沉積在各種材料表面形成致密鍍層的方法。通過化學鍍將 Ni 沉積在通孔中形成阻隔層能阻擋 Cu 的擴散，且阻擋效果優于 TiN 和 TaN ， 并 且能 夠 實 現 100% 的 覆 蓋率。其缺點也十分明顯，由于在鍍液中金屬離子與還原劑同時存在，鍍液的穩定性較差，并且化學鍍速度較慢，排放的污染物也較難處理。

濺射工藝的原理是用帶電粒子轟擊靶材，加速的離子轟擊固體表面時，發生表面原子碰撞并發生能量和動量的轉移，使靶材原子從表面逸出并淀積在基板材料上的過程，可用于在絕緣層上形成 Ti/Cu 或 Ti/Au 薄金屬層。ROH 等使用高密度等離子體化學氣相沉積(High density plasma chemical vapor deposition, HDPCVD)技術形成厚度為 1 μm 的 SiO2 絕緣層，并通過濺射工藝形成Ti 阻隔層和 Cu 種子層。類似的， KEE 等在Cu-SiC 復合填充的 TSV 中以 SiO2、 Ti、和 Cu 為材料分別形成 1 μm 厚的絕緣層、 0.3 μm 厚的阻隔層和 0.5 μm 厚的種子層。但是， 在濺射過程中，由于金屬原子的不規則線性運動，金屬原子會更大概率沉積在通孔的入口處，導致入口處較厚，而底部較薄。深寬比越高的 TSV，其內部形成統一的阻隔層和種子層的難度越大。針對此問題，MATSUDAIRA 等通過在鉛納米顆粒催化劑的作用下，用化學鍍形成 CoWB 和 CoB 阻隔層，實驗結果表明 W 含量提高 15%的 CoWB 薄膜在350 ℃的退火溫度下具有良好的擴散阻擋作用，并且避免了孔口沉積。

表 2 總結了側壁涂層工藝的相關研究進展。沉積絕緣層的主要工藝有熱氧化工藝、 PECVD 和HDPCVD。熱氧化工藝因其溫度較高而對襯底耐熱性有較高要求；PECVD 的臺階覆蓋率通過優化工藝參數可以得到改善；HDPCVD 可形成較薄的絕緣層，但成本較高。沉積阻隔層的主要工藝有原子層沉積法、化學鍍和濺射。原子層沉積適用于超深TSV，且阻擋擴散效果顯著；通過化學鍍可實現高深寬比通孔的 100%沉積覆蓋；通過濺射可實現超薄的沉積厚度。

1.3 導體填充工藝

在大規模生產中， 電鍍是最主要的 TSV 填充方法。研究人員致力于研究高速、高深寬比、無空洞、無缺陷的 TSV 填充方法， 而最大的挑戰是電鍍角效應會導致空洞的形成。為了應對這一挑戰，研究人員嘗試了一些新的電鍍方法，如新的填充材料、周期性反向脈沖(Periodic pulse reversal, PPR)電鍍、鍍液添加劑和超聲波輔助等。

在 新 的 填 充 材 料 和 阻 隔 層 材 料 上 ， HONG等通過實驗發現，在同等條件下 PPR 電 鍍Cu-Ni 合金的速度是 Cu 的 1.3 倍，電鍍 60 min時的平均填充率為 83.6%。由于新相的成核通常發生在晶界處，并且在晶界處更容易生長，而Cu-Ni 合金鍍層的晶界數量多于 Cu，因此其成核的可能性更大，填充速率更高。ROH 等通過實驗發現 Cu-W 填充 TSV 的擠壓高度比 Cu 填充TSV 約低 34%，這是因為 W 的存在抑制了 Cu 在高溫下的擴散，從而緩解了 TSV 的擠壓現象。WANG 等以 Sn58Bi 作為 TSV 的填充材料，通孔成型完整且緊湊，沒有產生空洞和裂紋。由于Sn58Bi 具有典型的交替層共晶結構， 因此 Sn58Bi的潤濕性和熱疲勞性能十分優異。綜上所述，相較于傳統的 Cu 材料，新型填充材料在填充速率、擠壓高度、通孔成型等方面具有顯著優勢。

在 PPR 電鍍方面， 相關研究表明 PPR 電鍍能細化晶粒尺寸，獲得無空洞的通孔填充，通過優化電鍍參數，得到了直徑為 62.5 μm、厚度為625 μm 的 TSV。PPR 電鍍提高了陰極的電化學極化，降低了陰極的濃差極化，使得金屬離子在陰極的沉積速率大于晶體生長速率，其結果是晶核數目增加，晶粒尺寸減小。PPR 電鍍的缺點是電鍍階段為還原電流，刻蝕階段為氧化電流，因此填充時間較長。針對此問題，研究人員發現通過改變電鍍液中的抑制劑、加速劑和整平劑可以縮短填充時間。

在添加劑的協同使用上， KIM 等發現在抑制劑 PEG-PPG-SPS-I-中加入硫脲能夠使填充時間減半。硫脲中的-NH2 與 PEG 中的氧原子易形成氫鍵，進而形成硫脲與 PEG 的絡合物， 并增強了絡合物的穩定性；另外，硫脲中的 S 會化學吸附至 Cu 的表面，形成對電鍍的顯著抑制層，增強 PEG-PPG 的吸附能力和對 TSV 側壁電鍍的抑制能力， 提高了電鍍效率。但是，當抑制層存在不穩定的 CuI 時，電鍍效率會降低。將 PEG-PPG-SPS-I-中的 I-替換為Br-后，可以進一步縮短填充時間。由聚合物抑制劑 PEG-PPG-Br-建立的抑制層比 CuI 抑制層更加穩定， CuI 抑制層在 TSV 填充過程中會不斷分離和再生，消耗了額外的電子，降低了填充效率，而 Br-基抑制層不受對流影響，能實現較高的填充效率。同時， Br-可以誘導 Cu 自下而上完成無缺 陷 的 填 充 。Br-形成 了 具 有 負 擊 穿 電 位 的PEG-Br-抑制層并建立被動-主動區域，其擊穿電位取決于其濃度，在適當的電位下通過選擇性地激活 TSV 底部的電鍍來實現 Cu 自下而上的無缺陷填充。不同添加劑對 Cu 的沉積過程呈現不同作用機制，一種添加劑可能產生多種作用，多種添加劑可能產生協同作用。例如，聚乙二醇(PEG)作為抑制劑， SPS 作為加速劑，健那綠(JBG)作為整平劑，成功地將 Cu 無空洞地填充到不同深寬比的通孔中。可以看出，在多種鍍液添加劑的共同作用下，能有效抑制孔口沉積速率，提高底部沉積速率，實現通孔的無空隙均勻填充。添加劑機理研究復雜，部分添加劑的作用機理至今仍無統一定論，有待進一步明確。另外，多種添加劑的組成成分和使用比例不容易精確控制，研究人員在單一添加劑方面也做了許多嘗試。

在單一添加劑的使用上， TANG 等通過使用單一添加劑 JBG 形成了細小等軸晶粒填充物，完成 TSV 的均勻無空隙填充。細小等軸晶粒的形成與沉積過程中 JGB 的抑制效應有關。JGB 是季銨鹽，帶正電荷，因此其易吸附在陰極上并阻止銅離子反應；另一方面， JGB 分子中的 N=N 官能團也被認為可能是 JGB 吸附在 Cu 表面的反應位點， JGB 會在陰極表面分解還原， 其中 N=N 斷鍵與銅離子還原形成競爭反應，進而減少銅離子的還原數量，抑制 Cu沉積。 DONG 等以 Te701 作為單一抑制劑，發現在高電位時抑制效果隨濃度的提高而提高。在低濃度 Te701 溶液中，由于嵌段的親水性不同，會形成不均勻的抑制層。當濃度增加時，親水性的聚環氧乙烷嵌段會延伸到溶液中，露出空位以吸附更多的Te701 并形成致密的抑制層。WANG 等發現SH110 同時具有加速和抑制作用，且加速作用優于SPS，能夠實現無空洞填充。SH110 通過 4,5-二氫噻唑(4,5? dihydrothiazole, DHT)和 3-巰基丙烷磺酸鹽(3? mercaptopropane sulfonate, MPS)部分吸附在銅表面，而 SPS 僅通過 MPS 部分進行吸附。銅表面的 S-S 和 -SO3- 基團的吸附平衡使 SH110 具有加速作用， DHT 基團使 SH110 具有抑制作用。SUNG 等合成了一種 PEG 基有機添加劑，對Cu 沉積有較強的抑制作用， 通過實驗發現鏈長會影響抑制強度和再吸附速率。綜上所述，僅通過單一添加劑也可以實現自上而下、無空隙的填充效果，并且降低了工藝復雜度。

在超聲波輔助電鍍上， XIAO 等通過實驗發現超聲波輔助電鍍能提高 TSV 的填充質量和速度。在超聲波輔助電鍍中有兩種力量加速了傳質過程，其中一種力量是聲流。當具有足夠能量強度的超聲波的能量被電解液吸收時，會使電解液產生顯著的流動，即聲能轉換為電解液的動能。另一種力量是空化效應：溶液中充滿蒸汽的空腔在超聲波作用下成核、膨脹和塌縮。這些氣泡在電解液中的劇烈塌縮會產生沖擊波，從而促進質量傳輸。總之，傳質過程的增強使銅離子可以被及時輸送到 TSV 的底部，減少了電極的濃度極化，有助于提高填充質量。ZENG 等發現在超聲波攪拌下，電鍍填充率顯著提高，超聲波輔助直流電鍍的最佳電流密度為 0.4ASD，是無超聲波輔助直流電鍍的 2 倍。CHEN等在不添加加速劑或抑制劑的條件下，使用超聲波輔助化學溶液實現了高深寬比通孔的無縫、無空腔和無過載快速填充。綜上所述，通過超聲波輔助電鍍能夠解決傳統電鍍工藝中電流密度低、液相傳質慢等問題，顯著提高了填充質量和速度。然而，超聲波功率并非越大越好，超聲波功率過大會增強燒蝕效應， 顯著降低 Cu 與 TSV 側壁之間的粘附性，使大部分 Cu 從 TSV 側壁脫落，導致較差的填充質量。

表 3 總結了 TSV 導體填充工藝的相關研究進展。研究表明，相對于傳統的 Cu 材料，新型填充材料在電鍍速率、擠壓高度和填充質量上均有較大優勢；PPR 電鍍能細化晶粒尺寸，獲得無空洞的通孔填充；通過多種添加劑的協同使用可以實現自上而下、適合于多種深寬比的無缺陷填充，但多種添加劑的組成成分和使用比例不容易精確控制，通過單一添加劑也可實現自上而下的無缺陷填充；通過超聲波輔助電鍍可以加快電鍍速度， 提高填充質量。

綜上所述，實現無缺陷填充的關鍵是調整孔口和通孔底部的填充速率比，避免孔口在未完成填充時提前閉合。

2 TSV 鍵合工藝

TSV 在制作完成后，為了實現與上下層芯片或襯底的信號連接，需要將 TSV 與 TSV、芯片和襯底相互鍵合，鍵合方式分為凸點鍵合和無凸點鍵合。制造凸點的主要工藝有焊錫凸點電鍍、焊膏壓印、銅柱凸點電鍍和焊錫注模。混合鍵合可以替代凸點，實現 TSV 中 Cu-Cu 的無凸點鍵合。

2.1 焊錫凸點

隨著制造微小凸點技術的成熟，電鍍正成為一種流行的凸點制造方法。通過將晶圓放入鍍槽中進行電鍍，實現凸點制備。但是以電鍍法制備凸點的工序相對復雜，改變焊料合金的成分相對較難，需要對鍍液中各組成成分的含量進行控制，且鍍液的穩定性較差。

凸點的尺寸對實現芯片的理想堆疊非常重要。在 電 鍍 過 程 中 ， 通 常 在 硅 片 上 使 用 光 刻 膠(Photoresist, PR)來精確地控制凸點尺寸。通過使用PR 模具可以得到小尺寸的細間距銅柱凸點。但是，高精度 PR 模具的制造過程復雜且成本較高。對此， CHO 等以非光刻工藝電鍍出 Sn-3.5Ag 焊料凸點。晶圓背面需要研磨至 Cu 填充物暴露在表面且無擠出，隨后電流流經通孔至凸點表面，在沒有PR 模具的情況下直接在 Cu 填充物上鍍 Sn。在鍍Sn 過程中，凸點的高度和寬度隨著電鍍時間和電流密度的增加而增加，穩定的電流有助于在非 PR 模具工藝中形成形狀相同、大小均勻的凸點。圖 4 展示了在不使用 PR 模具的條件下以直流電鍍在銅塞上形成凸點的工藝步驟。對于非 PR 模具工藝，TSV 中的焊縫、空洞和不完全填充等缺陷會導致不規則凸點的形成。因此， TSV 的填充質量會直接影響到焊錫凸點的制備。

焊膏壓印工藝是通過在 TSV 上的細間距模板壓印焊膏，然后回流焊，最終形成焊錫凸點，其工藝過程如圖 5 所示。在焊膏壓印中，為了形成無缺陷的凸點，需要特別注意基板表面狀況、基板-模板比(模板開口尺寸，間距大小，模板厚度)，壓印速度和壓力大小等各種參數。焊膏壓印具有簡化生產工藝和降低成本的優勢， KUMAR 等通過焊膏壓印工藝，以 SAC305 為焊膏形成了晶圓級凸點。但由于模板的工藝限制，通常不采用焊膏壓印來制造超細間距的 TSV 基板。針對此問題，研究人員發現用于制造超細間距模具的激光邊緣技術和 SAC305焊膏可以簡化焊膏壓印過程。

2.2 銅柱凸點

銅柱凸點(Copper pillar bump, CPB)可替代傳統焊料凸點， 其結構和生產工藝與電鍍焊料凸點類似，制造過程主要結合了光刻和電鍍工藝。CPB 的制造過程如圖 6 所示。CPB 工藝是通過電鍍在 TSV 上形成一個較高的銅柱凸點，并在凸點的頂部鍍上一層較薄的焊錫膜。與傳統焊料凸點相比較， CPB 結構使得凸點中焊料的體積分數顯著減小，而銅柱主要承擔了大部分的支撐高度。

通過電鍍法在 TSV 上形成焊錫凸點時， 凸點間距通常在 70～140 μm 之間。但是， 當間距小于 70 μm時，在回流焊的過程中相鄰焊點可能會發生橋接。通過 CPB 工藝可以形成更小間距的凸點而不產生橋接，并且具有良好的散熱性能和較高的機械屈服強度。在熱處理過程中，由于金屬原子的擴散，焊錫膜與銅柱的界面處會形成金屬間化合物，嚴重影響互連可靠性。通過在銅柱和錫層之間添加鎳層能有效緩解金屬間化合物的生成，提高凸點互連可靠性。

焊錫注模(Injection molded solder, IMS)工藝又稱銅柱上的焊錫注入，在這個過程中，熔化的焊錫金屬從噴嘴尖端被擠出到銅柱上。IMS 的過程如圖7 所示。IMS 工藝包含以下步驟：在晶圓上形成種子層和 PR 樣板、銅柱電鍍、焊錫注入、 PR 和種子層剝離。

IMS 工藝具有很多優點：便于提供三元體系無鉛焊料， 如 Sn-Ag-Cu， 并且 IMS 工藝可由共晶 PnSn焊料拓展到無鉛焊料；與電鍍相比，凸點的尺寸不受晶圓位置的影響，對于不同高度、不同尺寸的銅柱，通過 IMS 工藝最終可以形成等高的凸點；IMS 是無助焊劑工藝，可以形成各種尺寸的焊點。缺點是其需要耐高溫 PR 材料， 在焊料固化前 PR 要充 當 熔 化焊 料 貯 存器 的 屏 障 。針 對 此問 題 ，MUKAWA 等介紹了 IMS 工藝中具有高熱穩定性的 PR， 并由實驗制得直徑為 20 μm、 間距小于 40 μm的凸點。獲得高焊料填充率的重要因素之一是減少PR 在高溫下的氣體排出量， 氣體會阻礙焊料填充到PR 模具中， 因此熱去除基礎聚合物中的不穩定單元有助于減少 IMS 工藝中的排氣，實現穩定的焊料填充和高質量凸點制備。

2.3 混合鍵合

混合鍵合是一種實現介質層與介質層、金屬與金屬界面無縫隙鍵合的技術，其工藝過程如圖 8 所示。在 TSV 鍵合中，介質層通常為SiO2，金屬通常為 Cu。SiO2 介質層為集成單元提供機械支撐與電氣隔離，Cu-Cu 鍵合提供芯片間的垂直電氣互連。對于 Cu 和SiO2 混合鍵合結構，首先要得到具有親水性、粗糙度小的待鍵合表面，然后進行直接鍵合，最后進行退火處理。退火在增強 SiO2-SiO2 鍵合強度的同時，也促進了 Cu 晶粒的生長和擴散以實現 Cu-Cu 鍵合。

在混合鍵合工藝中，需要對待鍵合表面進行等離子或快速原子束表面激活處理。通過表面激活可以提高表面的活性、懸掛鍵密度和表面能，從而增大鍵合強度。Ar 等離子體通過離子轟擊將 Cu 表面變為多孔的形態，增大了 Cu 的表面粗糙度，同時能夠減少 Cu 表面的-OH 污染物， 提高 Cu 表面的潤濕性。但是，在經過 Ar 等離子體處理的 Cu 表面上會形成 Cu2O，嚴重影響電氣連接性能。對此NAKAHIRO 等通過實驗發現，在 Ar 等離子體中加入適量的 H2 等離子體可有效抑制 Cu2O 和 CuO的生成， 但是 H2 等離子體處理需要在高溫條件下進行，且易引發安全問題。針對該問題， SEO 等采用 Ar 和 N2 兩步等離子體表面處理，能有效去除金屬氧化物且無需高溫條件。N2 等離子體表面處理會形成 Cu4N 鈍化層， 原子缺陷會使頂層的 Cu 表面產生電荷漂移，提高遷移率。同時， N2 等離子體處理也是激活 SiO2 介質層表面的常用方法。但是，表面激活對 SiO2 介質層鍵合強度的影響較弱，目前有研究關注 Cu 和 SiO2兩種材料的整體混合鍵合過程。通過使用含 Si 的 Ar 原子束輻射處理 Cu 和 SiO2 表面，然后進行親水性鍵合，實現在室溫下的混合鍵合，且鍵合強度顯著提升。

通過混合鍵合和無凸點互連技術能夠實現芯片的超高密度垂直互連，促進芯片向高性能、微型化和低功耗方向發展。以臺積電的無凸點 3D 集成SoIC 技術為例， SoIC 可與 CoWoS、集成扇出型封裝等技術實現深度異質集成整合，將原本需要在單個 SoC 芯片上實現的功能分解成多個 Chiplet 來實現，再通過集成 SoIC 實現靈活整合，其芯片具有設計成本低、速度快、寬帶寬和低功耗的優勢。然而，當前該技術在設計規則、平整度、清潔度、材料選擇等方面仍面臨許多挑戰。

2.4 鍵合工藝小結

表 4 總結了 TSV 鍵合工藝的相關研究進展。通過電鍍形成的焊錫凸點在回流焊后無裂縫產生，大小均勻。焊膏壓印工藝的關鍵在于基板參數、壓印速度和壓力大小， 能夠形成晶圓級細間距焊錫凸點。相比于焊錫凸點，電鍍銅柱凸點具有良好的散熱性和高可靠性，并且不會發生橋接。焊錫注模工藝最大優點是能形成均勻、等高的凸點，彌補了因通孔內填充物高度不一致導致凸點高度不一致的問題。與凸點鍵合相比，混合鍵合簡化了工藝步驟和鍵合結構， Cu 密封在無機介質層中，不需要凸點下金屬層和底部填充物，提高了散熱性能、電氣性能、熱機械可靠性和封裝密度。

3 TSV 技術應用

在用于單個 MEMS 的低密度 TSV 應用中， TSV的基本功能是將 MEMS 的電信號從晶圓的正面傳導到背面。同時， MEMS 芯片可以堆疊在 CMOS芯片上，實現 MEMS 與 CMOS 芯片的三維集成。如圖 9 所示的互聯結構分別將 MEMS 和 CMOS 芯片作為蓋子和基板進行面對面貼合，是一種 MEMS真空封裝和 CMOS 集成的典型例子。首先要在讀出集成電路(Read-out integrated circuit, ROIC)上制作TSV， 將信號連接到 ROIC 背面， 然后通過 Au-Sn鍵合， 將 MEMS 或傳感器面對面地鍵合到 ROIC 上。為了達到可接受的通孔間距， TSV 直徑要求在50 μm 到 100 μm 之間，因此選擇 DRIE 工藝以獲得具有嚴格垂直側壁的通孔輪廓。通過 MOCVD 工藝在厚度為 50 nm 的 TiN 阻隔層上沉積厚度約為200 nm 的 Cu 以完成側壁金屬化，隨后用彈性、低CTE 材料填充通孔。

在用于傳感器/MEMS 陣列和 CMOS 集成的高密度 TSV 應用中，高密度 TSV 為傳感器陣列提供了較高的帶寬。典型應用之一是 CMOS 圖像傳感器(CMOS image sensor, CIS)。索尼 IMX400 采用了一種三層集成的 CIS。從上到下依次是像素層、DRAM 層和邏輯層，芯片的整體厚度為 130 μm。圖 10 展示了 Pixel/DRAM/Logic 三層堆疊 CIS 芯片的結構。通過兩層 TSV 和重布線層實現了三層互聯，連接像素層和 DRAM 層的 TSV 有 1.5 萬個，連接 DRAM 層和邏輯層的 TSV 有 2 萬個。其中，TSV 的最小直徑為 2.5 μm，最小間距為 6.3 μm，重布線層的線寬為 2 μm，最小間距為 0.64 μm。在應力遷移測試中，模塊在 175℃的溫度下退火 1 000 h后， TSV 的電阻偏移被控制在 2%以內。

3D 集成雖然具有集成密度高、占用面積小、短互連和高帶寬等優點，但是在技術可行性和成本上具有一定局限性。對比 3D 集成，一種更經濟、更簡單的集成技術是 TSV 中介層技術， 即 2.5D 集成。中介層是芯片與封裝基板之間的中間襯底，用于多芯片集成和 I/O 再分配。中介層的典型應用之一是光電異構集成系統，該系統集成了大規模集成電路(Large scale integration circuit, LSIC)、 MEMS 和光子器件，如圖 11 所示。LSIC、無源器件和傳感器等芯片被安裝在電中介層上，激光發射器和光電二極管等光子器件被嵌入到光中介層中， 通過 TSV 連接每個中介層的兩面，實現光子器件與電子器件的信號互聯。在制備中介層中的 TSV 時，通過使用DRIE 工藝在襯底上形成直徑為 40 μm、深度為150 μm 的通孔，之后在 900 ℃的溫度下以熱氧化法制備 1 μm 厚的 SiO2 絕緣層，以濺射工藝在 TSV側壁上沉積 0.3 μm 厚的 Ta 阻隔層和 0.5 μm 厚的Cu 種子層， 隨后電鍍 Cu 完成 TSV 填充， 并在 TSV上制備了厚度為 7 μm 的 Cu-Sn 微凸點。

高速信號傳輸和大容量存儲的需求要求電子器件向更大的尺寸和更復雜的多芯片堆疊結構發展。如圖 12 所示的多層結構具有不同類型和不同規模的互連結構，在 HBM 之間、 HBM 與基板之間都連有微凸點和 TSV。由于多層結構的初始狀態并非絕對均勻，所以連接點的微觀結構會不斷演化，進而影響整體結構的性能。

TSV 不僅可以連接芯片和基板，也可用于晶圓之間的無凸點互連。OHBA 等通過使用晶圓混合鍵合技術，將七層薄形化晶圓(單層晶圓厚度為20 μm)進行堆疊， 并使用直徑為 30 μm 的 TSV 將各層連接，如圖 13 所示。在制備 TSV 的過程中，通過 Bosch 刻蝕工藝形成直徑為 30 μm 的通孔，以PECVD 技術沉積氮化硅絕緣層，以濺射工藝沉積Ti/TiN 阻隔層，最后電鍍 Cu 完成通孔填充。由于晶圓混合鍵合工藝不需要金屬凸點連接，所以晶圓之間的間隙僅有 5 μm，組成的多晶圓模塊(含襯底晶圓)的總厚度小于 1 mm。

4 TSV 面臨的挑戰與發展趨勢

TSV 的技術路線大致有兩種方向，一是在外圍焊盤上構造 TSV 的三維集成結構， TSV 的設計可以放寬到焊盤間距，不僅能改善性能，還可以在不修改原始芯片布局的情況下提高形狀系數；二是先進三維集成，堆疊芯片中的電路模塊需要直接與 TSV和微凸點連接，為避免浪費芯片的空余空間，其間距要縮小到 5 μm 以下。

TSV 技術在 3D-SiP 中是必要的互連技術之一，是倒裝芯片和引線鍵合技術較好的替代或補充方案。對比傳統封裝， TSV 實現了芯片間、器件間在Z 軸方向上的延拓和連接， 使 3D 空間堆疊的密度達到最大，同時保持較小的尺寸，顯著提高了信號的傳輸速度，降低了芯片的功耗。業內人士將 TSV 視作繼引線鍵合和倒裝芯片之后的第三代封裝技術。

當前， TSV 技術面臨著許多挑戰，如超薄晶圓的生產難度大， TSV 的制造成本高昂；由于 Si 和Cu 的熱膨脹系數存在較大差異，在制造 TSV 的過程中會產生較大的應力；系統結構的密度進一步提高，層間間距進一步縮小，高密度 TSV 結構會導致熱量的集中；垂直互聯結構包含了更多的節點和互連線， 當信號經過 TSV 時可能會產生延遲、損耗和串擾，在射頻芯片封裝中， TSV 對射頻信號的傳輸能力尤為關鍵；TSV 互聯結構對材料的兼容性、裝配精度和堆疊芯片尺寸有著更嚴苛的要求。

為了解決 TSV 所面臨的問題， 研究人員正在從設計、制造和應用等方向上進行探索和嘗試。從材料的角度， 通過探索新材料和新工藝抑制襯底損耗、降低應力和實現良好的阻抗匹配。從結構的角度，同軸空氣間隙 TSV 等新結構能夠降低整體的寄生電容和能量損耗；通過優化結構布局可以減少 TSV的使用數量和成本。從填充的角度，不同于傳統的 Cu、 W 和多晶硅等填充物，通過在通孔中填充單壁碳納米管，可以明顯改善 TSV 的電學、熱學和機械特性。；另外，田苗等提出了一種通孔雙面分步填充的工藝，避免了自底向上的高難度填充工藝，大大降低了 TSV 的制造難度和成本。從鍵合的角度，以混合鍵合為主的無凸點鍵合技術正成為凸點鍵合的替代方案之一，該技術將互連層的高度從微米級降至納米級，進一步提升了互連密度和熱機械可靠性。但其生產成本仍然非常昂貴，未來將在更有效的激活方式、更創新的結構設計等方面進行突破以降低鍵合成本。

高密度集成結構要求 TSV 具有更小尺寸、 更細間距和更高深寬比， 高可靠性器件要求 TSV 在高速率電鍍下仍能實現完美填充。在未來，隨著材料科學和機械技術的不斷進步， TSV 技術將實現更加完美的 3D-SiP。

5 結論

3D-SiP 作為目前先進封裝技術之一擁有很開闊的發展前景，與傳統封裝相比，其最大的進步在垂直方向上實現了芯片、器件、基板和晶圓等分層的互聯，使封裝效率顯著提升。

本文聚焦于后摩爾時代的熱門先進封裝技術——3D-SiP，重點介紹了實現垂直互聯結構的關鍵技術：硅通孔技術，從技術背景、生產制造、鍵合工藝、 實際應用等方面的研究現狀進行了總結和歸納，探討了該技術當前面臨的挑戰和未來的發展趨勢，為后續 TSV 技術的發展提供參考和借鑒。







審核編輯：劉清