目前半導體業界中，晶圓代工領域最熱門的話題就是高通 （Qualcomm） 新的手機芯片代工訂單花落誰家？以及蘋果 iPhone 6的 A8 芯片后續動向，韓廠三星與臺廠臺積電之間的新制程競爭，越演越烈，雙方都在20納米 （nm） 以下制程搶攻訂單，并設法讓新制程 16nm、14nm等世代腳步加速，以求擊敗對手取得關鍵零組件訂單。

　　先前三星在爭取 iPhone 6 的 A8 其實失利，蘋果選擇了臺積電，但在 2014 年初臺積電的 20nm 良率也還不穩定，當時蘋果有回頭跟三星談A8也局部讓三星生產的可能性。

　　不過，三星決定不積極搶攻20nm，選擇直接攻取14nm制程與蘋果下一代的處理器芯片 A9。現階段14nm 的成熟度、進度已經不錯，領先臺積電的16nm進度，對于爭取到蘋果下一代的 A9 處理器有相當高的機會。因此 2015 年下半年之后可能影響臺積電目前的Apple訂單。

　　科技新報在蘋果新處理器于半導體圈獲得的資料顯示，1x 納米的 A9 處理器大規模樣用是 2016 年的事，未來下一顆 20 納米制程的蘋果 Ax 系列處理器，其實還是 A8 的改良版，姑且稱之為 A8X 吧。

　　三星積極強化零組件與半導體代工事業

　　未來韓廠三星的構想是，讓該公司原本過度壓寶在智慧型手機上的態勢，轉變成對全球穩定的零組件供應者，同時連晶圓代工也是一流的穩定供應者。同時，在規則上，與設備廠合作，還有擁有晶圓代工技術的大廠合作，設法讓聯盟的技術授權采更開放的態度，也對臺積電會造成一些影響。

　　除了日前傳出美國大廠高通新芯片將采用三星的14nm FinFET，繪圖處理器大廠AMD、Nvidia也傳出有意愿使用三星的新制程。

　　三星目前在14nm已有二個版本，第一版研發完成，改良版正在開發中，這是要解決第一版的問題，并縮小Die size。由于進度比臺積電快，臺積電才因此進行夜鷹計劃，三班制趕進度，不然可能在這個次世代制程無法擊敗三星。

　　高通的確切動向將透漏玄機

　　根據半導體業界的情報，高通既然已經在三星投片試產14nm制程芯片，數量雖然不多，但已經是一個好的開始。但會不會繼續在臺積電維持友好關系，高通同樣在***也有投片試產新制程，但可能進度沒有在三星的快。由于業界有其他半導體芯片廠商的失敗經驗，高通目前這種多合作夥伴的規則可能還是得做，但最后會選擇技術力與穩定度高的為主要代工合作夥伴。

　　換言之，2015年的14nm/16nm 等級的競爭，三星有部份領先臺積電的態勢，但臺積電也積極加速16nm制程，并且提前10nm制程計劃，能否擊退三星，仍需要時間觀察。

　　延伸閱讀

　　FinFET的介紹

　　十多年前，技術人員便已經開始研究與FinFET以及其它與下一代晶體管結構技術有關的技術，不過今年5月份，Intel將這項技術從陽春白雪的研究室搬 到了面向市場和公眾的大舞臺上。雖然他們讓三柵技術走向前臺的動機未必純潔--從很大程度上看是為了在移動設備芯片市場向ARM陣營施壓，而不是為了改善 電路設計，減小半導體器件信噪比，推動半導體技術向前發展等冠冕堂皇的目的。

　　從本質上說，Intel口中所謂前無古人的三柵技術，在業內專家的眼里看來其實就是一種徹頭徹尾的FinFET技術，其與人們已經研究了十多年的 FinFET并沒有本質的區別。一位專家表示：“其實業內所有的廠商都在開發FinFET技術，兩者唯一的區別就是Intel的那一套鼓動人心的說辭。”

　　總的來看，其實包括FinFET在內的所有下一代晶體管結構技術，其革新的思路都是基于全耗盡型溝道的理念。簡單地說，全耗盡溝道技術令柵極對溝道處形成 電場的控制能力大為增強，在柵極的控制下，當器件需要處于關閉狀態下時，溝道中所有的載流子均會被耗盡，這樣溝道將不再具備任何導電能力，也就意味著晶體 管漏源極導電通路的徹底關閉。

　　那么全耗盡溝道技術又是如何做到這一點的呢？在傳統的部分耗盡型平面晶體管中，由于漏源極與硅襯底形成反偏的PN結結構，因此其周圍有耗盡層結構存在，加 上溝道的深度有限，這樣溝道處的電場就會受到這些因素的干擾而偏離理想的狀態。要解決這個問題，可以采用令溝道區域的硅膜厚度極薄，薄到與溝道的深度相 同，并且拉大溝道與漏極反偏結的距離的方法，來構造全耗盡型的溝道區。

　　FinFET的解決方法是另溝道從硅襯底表面豎起，形成垂直型的溝道結構（又被人們形象地稱為Fin-鰭片），然后再在鰭片表面構造柵極。FinFET的鰭片厚度極薄（如圖2），且其凸出的三個面均為受控面，受到柵極的控制。這樣，柵極就可以較為容易的在溝道區構造出全耗盡結構，徹底切斷溝道的導電通路。

　　FinFET器件實現了從130nm節點人們便一直夢寐以求的極高伏安性能。但是這種技術同時也帶來了新的問題。如何制造符合要求的FinFET器件便是 難題之一。應用材料公司的高管Klaus Schuegraf為此警告稱：“如何制作FinFET的鰭片結構，以及如何在后續的制程工序中保持鰭片的完整性是一項非常困難的任務。你必須解決如何完 成高深寬比結構的蝕刻，如何將雜質均勻地摻雜到三維表面，如何在鰭片上生成復雜多層結構的柵極，并且保證柵極的形狀與鰭片完全貼合等等問題。要解決這些問 題，就必須對材料，生產設備進行改進。雖然用于制造FinFET器件的掩膜板數量并不會增加很多，但是制造工序的數量則一定會增加。”

　　FinFET給芯片設計者帶來的新問題：

　　不僅如此，芯片的設計者們也會遇到一些新問題。在FinFET設計的電路中，鰭片的寬度將會是電路中最小的制程尺寸參數。在目前的光刻技術條件下，為了形 成鰭片結構，就必須使用雙重成像技術（具體點說，很可能是采用SADP自對準雙重成像工藝）。而據Schuegraf介紹，雙重成像技術的實現要求芯片設 計者在設計芯片時采用非常嚴格的設計準則。Intel器件研發部門的經理Mike Mayberry則稱：“大部分設計準則都是為了改善對光刻工藝的兼容性而設置的。一旦你學會如何設計22nm節點電路Layout，那么在面對三柵時你 只需要注意留心少量專設的設計準則即可。”

　　對電路設計者而言，FinFET技術也會帶來一些變化。其中最明顯的變化之一是，在試圖增大管子的驅動能力時，過去簡單增加線路寬度的方法在三柵中已不再 適用，FinFET器件中鰭片的高度和寬度必須保持不變，而以增加鰭片數量的方法，來增加器件的驅動能力。這是由于芯片中所有鰭片的高度尺寸都必須由同一 次拋光工序來進行定義，無法對個別鰭片的高度進行拔高或降低處理。

　　而鰭片的寬度尺寸也有類似的情形。Dixit介紹說，鰭寬無法自由調節的原因并不僅是由于光刻技術方面的限制，鰭寬的增加還會影響到MOSFET門限電壓的變化。如果你試圖增加鰭片的寬度來增加器件的驅動電流，那么器件的門限電壓也會發生改變。

　　反過來看，這也意味著在FinFET的制造過程中必須保證鰭片的寬度和高度必須保持一致，否則便會對器件的門限電壓等性能參數造成影響，導致電路中各個晶體管的性能參數彼此差異過大。

　　要增加器件的驅動能力，你只能采用增加并聯的鰭片數量的方法來達到目的。而由于每個鰭片傳輸的電流是一個固定值，這也意味著器件驅動能力只能以這一定值為 單位進行增減，這對電路設計者，尤其是一些定制型模擬電路的設計者而言顯然是一個令人不快的限制。不過Intel看起來似乎并沒有因此而感到擔心，他們表 示：“我們已經針對開關型和放大器型兩種應用，對我們的三柵電路進行了調整。因此我們認為只有在極少數的情況下，才需要對電路設計進行調整。”

　　相比之下，其它的業內專家在這方面的態度則顯得悲觀許多，比如IMEC組織的執行副總裁Ludo Deferm就表示說：“要得到較高的驅動電流，你必須將多個鰭片并聯在一起，這就需要在多個FinFET之間設置互聯線路。但是在高頻條件下工作時，由 互連線造成的電路電阻增加則會影響到電路的性能。”