一路看過來，隨著基本的硬件和軟件的演進，當然也出現了許多不同的系統開發和調試方法。如今，絕大多數微處理器整合有片上調試資源，從而設計師可以利用低成本的硬件接口進行開發和測試。這類被稱作為嵌入式測試的調試，極大地有助于嵌入式系統的增長，并將使帶有高速串行I/O的設計系統具有更高的效率。

如今，半導體硅片成本的降低使得電子行業可以利用通信行業30多年發展所取得的一些先進技術，特別是串行接口。就當數字系統拼命地與大規模、高速數據傳輸的光系統的處理帶寬保持同步時，前所未有的對速度和總處理吞吐率的需求激勵了并行總線結構針對其自身的一些實際限制進行演進，為了獲取更高的處理帶寬，PC領域正在鐘情于高速串行接口，向PCI-Express這類總線標準的迅速增長就是例證。

由于PC領域采用了串行接口，這些技術正在被廣泛接受并確立地位。實現成本開始下降，這就意味著目前串行接口正在邁上低成本的PC產品和主流數字產品-換言之，即嵌入式系統之路。我們將再一次看到該演進過程：即隨著嵌入式系統和相關的處理器采用該項新技術，設計團隊必須采用新的開發和調試方法來利用高速串口的優點。

采用新測試方法

如今，絕大多數的數字電路設計師還習慣于采用并行接口和速率為100~200MHz左右的系統時鐘。的確，有很好的標準，又有熟知的經驗和工具支持這類選擇。但是，高速(數吉比特)串行完全是另外一回事。如今，成功配置高速串行接口的設計團隊通常聘用在高速信號傳輸(信號完整性)的物理層方面具有特殊經驗的工程師。由于該方案將有助于將產品成功地推向市場，故需對開發團隊進行較多的改變，以便于將這一先進的技術整合進面向主流數字電子產品市場的設計中去。開發團隊需要更有經驗的設計師，以及所需的設計工具和設計方法，來解決與以前大不相同的設計問題。

第一步是要理解設計問題。如何設計與過去大不相同的數字高速串行接口？可能最大的差別在于信號完整性。由于這些主要接口的信號速率都高達吉比特，將會出現許多通常只有模擬(或者更像是RF/微波)領域才會出現的問題。設計師這就不像過去那樣只需關注像建立時間、保持時間和上升時間這類的信號定時參數，而是必須關注像眼圖睜開、比特誤差率和抖動著淚的參數。

另一個不同之處在于探測設計師希望觀測的信號的能力。該功能無論是對于當今的半導體的高集成度，還是細心地調理信號通道上的信號完整性都不可或缺的。隨著速率上升到3Gbits/s，就需要對信號進行一些先行傳輸調理，來補償傳輸媒質的耗損；接收端的信號處理也需要相應的濾波，來精確地恢復信號。同樣，由于有些信號通常都工作在亞微米數字硅片的低功率環境，電壓的擺幅較小。這意味著傳統的測試測量方法，即簡單地利用物理探頭來進行接觸式探測將變得不太可能，因為探頭自身將會對信號帶來很大程度的影響。

測試和調試這些接口時必須考慮到這些因素所產生的實際影響。對數字完整性方面的需求意味著數字設計師必須在驗證設計所用的標準工具庫內添加新的測量類型(或測試設備)。目前，測量信號完整性的復雜設備正在普及，并且隨著從以前的特定應用發展到主流應用的過程中還必須不斷演進，這些設備包括眼圖測試、比特誤差率(BER)測試以及抖動容差測試設備。隨著這些信號變得更加靈敏，半導體硅片的集成度變得更高，為了能夠探測這些關鍵信號，這些測試解決方案還必須不斷演進。

解決方案是嵌入式測試

如同微處理器領域中的片上調試工具和技術的出現一樣，解決方案應該是在硅片上實現更多的測試功能，至少對于探測問題是如此。由于芯片開發商非常仔細地設計了信號通道，故對于應用設計師來說，整合能力并利用這種方法來進行關鍵測量和觀察串口的行為將是最好的方法。這種稱作為嵌入式測試的方法，不需要外觸探頭(探頭自身將引起相關的問題)，而且可以獲取外部無法獲取的信號的相關信息(例如被接收機恢復實際眼圖指標)。

圖1(詳見本刊網站)給出了一個實際例子。這里，在速率為6.25Gbits/s的串行鏈路上進行的測量顯示，即便物理探頭的限制可以克服，在器件引腳上觀察信號也將導致錯誤的結果，由于采用了先行傳輸信號調理。如果只是簡單地看一下圖示的信息，人們可能會斷定該鏈路無法工作，因為觀察不到信號眼圖的張開。但是，通過結合片上測量，如圖中的右側所示，工程師就能夠確信確實有一個信號被接收機恢復了。

FGPA的用途

隨著串行技術在嵌入式系統中的出現，FPGA將扮演一個重要的作用。長期以來FPGA都是嵌入式設計師使用的實現技術，而隨著FPGA性價比的演進，其作用正在增加。FPGA正在日益增多地成為一個集成平臺，它具有類似片上系統(SoC)的功能，而這些功能則利用可編程的架構來實現。這給嵌入式系統設計師帶來了頗多的靈活性，并使他們能在其設計中以低成本的方案實現高集成度。

FPGA提供商也意識到了正在轉向串口的這一趨勢，并正在致力于為更多的開發商提供可用的高速串行技術。絕大多數的高端FPGA產品中目前都有數吉比特的串行I/O功能，該功能也正在開始進入低成本的FPGA器件中。FPGA固有的可重新編程能力還為實現測試功能的測試工具提供一個真正的機會。開發和測試工具正在涌現出來，這為設計師提供了掌握串行接口的行為和質量的新方法。這些新工具采用與高速串行技術指標(如BER測量)相關的測試類型，這就使得它們對以前由于知識面和采購相關儀器成本所限而沒有考慮過的各類設計師來說都是有用的。

測試FPGA中的高速串行I/O

這些工具可用來時FPGA開發商測量串行I/O。圖2顯示了一個此類工具的方框圖。

該工具有三個基本的部分組成：

1. 實現片上測試模式生成、BER測量和訪問發射和接收器控制存儲器的測試內核；

2. 測量軟件；

3. 簡單的硬件接口，本例中用JTAG編程電纜來實現。

人們可以看到，利用該架構，通過適當地配置這三個部分，就可以建立起一個測量例程來探測用Xilinx FPGA實現的高速串行鏈路的工作情況。

這樣的測試工具提供了進行三個基本鏈路測量的能力，所有的都基于BER，其已被廣泛地接受作為高速串口的最終測量。最簡單的就是該工具可以提供鏈路BER測量。該測量在內部實現，并反映從FPGA內部的接收器所視的實際條件，而無須采用傳統測量中通常使用的接觸式探頭來測量器件的引腳。

另一個感興趣的測量是眼圖測試(圖3詳見本刊網站)，這為迅速掌握鏈路裕度提供了一個簡單的方式。通過在數據眼的單位間隔上重復進行BER測量，可以為用戶提供BER與數據眼位置關系的圖形顯示。最終，通過將眼圖測量功能與發射和接收控制寄存器訪問相結合，就能有效地對鏈路進行調整，來獲得最佳的BER。

嵌入式測試的內涵

嵌入式系統中對串行I/O的采用將對如何組建設計團隊和采用什么工具產生影響。我堅信針對這一技術的嵌入式測試的特殊應用將為開發商帶來有價值的幫助。在高速串行領域及以外的其它領域許多其它的可能性都與這一概念相關。很顯然，隨著半導體技術在復雜度和功能以及速度等方面的不斷發展，嵌入式測試方案將為系統設計師探究系統提供真正的機會，不論是硬件還是軟件。

實現嵌入式測試要求一定的靈活度，以便將全新的測試拓撲架構和新的測試方案整合到一起來實現跨度覆蓋到半導體制造商和測試測量提供商的測試解決方案。盡管這些協作意味著將對行業帶來挑戰，但卻能為位于競爭的價值點上的設計師帶來全新的、具有價值的測量功能，這都將是不可否認的經濟驅動力。

作者：Bill Schulze

市場和戰略規劃負責人

安捷倫科技

bill_schulze@agilent.com

圖1：高速串行鏈路測試的實際例子。

圖2：用于高速串行鏈路測試的嵌入式測試解決方案方框圖

圖3：能夠測量鏈路裕度的眼圖測試。