SOC技術概述

半導體核心技術的發展推動SOC時代的到來
SOC特點
SOC對產業所產生的巨大沖擊
SOC面臨的商業挑戰
SOC面臨的技術挑戰
SOC設計技術簡介
SOC設計過程的質量保證

半導體核心技術的發展推動SOC時代到來
系統級芯片(System on Chip) SOC可定義為具備完整系統構架與功能的晶片，其構架包含可執行控制/運算或信號處理功能的處理器、記憶體、周邊電路及系統IP特定邏輯電路。
20世紀90年代后期，隨著半導體加工技術跨人深亞微米時代，可提供晶體管門電路在百萬以上的設計和加工能力，使SOC的概念有了實現的可能。

作為ASIC(Application Specific IC)設計方法學中的新技術，SOC始于20世紀90年代中期。

1994年Motorola公司發布的Flex CoreTM系統(用來制作基于68000TM和PowerPCTM的定制微處理器)和1995年LSI Logic公司為SONY公司設計的SOC，是基于IP(Intellectual Property)核完成SOC設計的最早報道。由于SOC可以充分利用已有的設計積累，顯著地提高ASIC的設計能力，因此發展非常迅速。
進入21世紀，標志著ASIC設計時代結束，嶄新的SOC時代的到來。

為了適應科技發展和市場競爭的需要，系統設計者不斷尋求更短的上市時間，更高的性能和更低的成本，所有這些都是推動SOC需求的主要因素。世界SOC市場1998年只有57億美元，而到2003年已經達到了265億美元，市場保持36％的年增長率。

作為IC設計技術和未來市場的走向，SOC也逐漸受到了國內IC行業的重視。

SOC技術的特點
半導體工藝技術的系統集成

軟件系統和硬件系統的集成
SOC具有以下幾方面的優勢，因而創造其產品價值與市場需求：

降低耗電量
減少體積
增加系統功能
提高速度
節省成本

SOC對產業產生的巨大沖擊 ????????????????????????????? 一. 從產品邁向解決方案
以前，IC產業者可以單憑系統中特定功能的離散IC，如微處理器、周邊IC或界面IC，在市場上創造不錯的業績。

一旦跨入SOC時代，單一SOC便可含括某一特定應用的完整系統功能，此產品趨勢將導致市場領域的細化與業者間的跨界競爭。

SOC對產業產生的巨大沖擊 ????????? 二. 系統業者/IC產品業者分工模式的改變
SOC會促使系統產品硬件規劃的附加價值，由系統業者端向IC產品業者端移動。

對系統業者而言，以硬件設計與組裝來降低生產成本或增加性能與功能的能力將為之減弱，所以必須靠其他要素來維持自身附加價值。除了可強化品牌/通路外，產品本身的優勢則將轉進至IC功效的發揮或應用軟件的支援。
對IC產品業者而言，在供應鏈中的附加價值等可進一步提升，更有機會在供應鏈間利潤重分配的過程中取得主動權。而供應鏈中IC產品業者與終端消費者間的距離亦將得以壓縮。

此外，在系統業者與IC產品業者分工模式改變的情況下，系統業者內部研發資源亦將逐步向IC產品業者流動。

SOC對產業產生的巨大沖擊 ????????????? 三. 供應鏈各部門間聯盟合作之風盛行
由于打造SOC需要軟件、硬件、IC設計、IC制造、封裝、測試、半導體設備、IP、IC設計服務與EDA業者間價值活動的整臺方得以實現，其牽連到的各產業部門非常廣泛，且單一部門／業者往往無力于公司內部建置所有資源，而必須向外取得，因此跨各產業部門間的聯盟合作將頗為盛行。

由于IC產品業者由于無法接觸到“終端客戶”，對系統需求的掌握度往往不夠精確，因此促使IC產品業者與系統業者結盟，共同進行產品定義，以使SOC產品能在市場上獲得成功。

SOC對產業產生的巨大沖擊 ??????????????????????????????????? 四.晶圓制造的生態變動
SOC對晶圓制造的生態分布將造成莫大打擊。

目前晶圓制造業者可分為晶圓代工、邏輯/非揮發性記憶體IDM廠、DRAM廠等族群，各族群有著不同的核心能力。

SOC則適于晶片內整合不同的功能線路區塊，此產品的改變打破了傳統制程上、產品上的分別，乃至晶圓制造族群間的界限，各族群將由自身核心競爭力出發，尋求最有利于自己的SOC產品定義方式，規劃一條自目前產業位置至SOC時代的演化之路，并期待能在跨族群的競爭下搶占上風。

SOC對產業產生的巨大沖擊 ??????????????????????????????????? 五. IC業的虛擬再集成

今天IC業和許多構成IC業價值鏈的焦點專業分層，將繼續沿著已經走了十幾年的分工之路走下去，即從垂直結構逐步向水平結構過渡。這種分工促進了SOC技術的成長，縮短了上市周期，降低了芯片造價，提高了經營效率。

分工的發展經歷了兩個階段：第一個階段是20世紀80年代后期的設計與加工分離。在這個階段，從事設計的無生產線（Fabless）公司銷售產品，但不擁有加工條件；而加工公司專門提供加工服務。負擔著芯片加工設施大量開支的加工公司，基本上可以不用面對產品公司跨入IC業時所面臨的風險。

第二個階段是20世紀90年代末獨立lP供應商的出現。SOC技術的復雜度很高，大大加重了設計負擔，于是，產生了對驗證好的第三方IP核的需求，以簡化多功能芯片的設計。在這個階段，加工公司再提供IP硬核，以及加速經過驗證的IP核向更小幾何尺寸移植等方面扮演著重要的角色。因此，加工公司處于未來開放式IP時代的焦點，將促進系統設計、IC設計、第三方IP和電子設計自動化等這些商業增值活動的虛擬再集成。
SOC趨勢將進一步加速分工的進化。分析家預測，設計服務和IP將成為分工的主旨，然后是純粹的加工。第三方IP供應商將為無生產線公司、集成器件制造商和系統設計公司進一步減少進入市場和縮短上市周期方面的種種障礙。
分工進化有幾個主要的推動力量：

第一，使用委托加工是進入IC業的一個低風驗、很有競爭力的途徑。使用加工服務，無生產線公司進入市場時，沒有加工工廠的沉重經濟負擔。而且，IC業也經歷反復的商業周期。在衰退期時，使用加工的IC公司有低得多的固定成本，會更有競爭力；

第二，SOC趨勢大大增加了設計復雜度，促使無加工線公司和集成器件制造商專注于它們的核心競爭產品：高層次設計和IP。
分析家預測新的IP時代要經歷一個根本的改變。這個改變是系統開發和IC芯片開發將按職能劃分為兩部分：

一個將專門進行IP核設計

另外一個專門進行系統級集成
IC業的分工繼續發展，它將從一個垂直結構變成由各個專業分層構成的水平結構。這種轉變又產生了再集成為另外一個商業模型的要求，由EDA工具、庫、IP核、加工等公司構成的一個緊密的相互聯系的網絡，要比分層關系有更高的生產率。尤其是在深亞微米設計中，這種強有力的網絡保證了設計平臺高性能、產品周期更短。各供應商的緊密伙伴關系為用戶提供了一個完整的解決方案。在這種關系中，委托加工是核心，也是SOC發展關注的焦點，是這種虛擬再集成的組織者。無論是IP的開發、授權、SOC的加工和驗證，都是圍繞委托加工來進行的。

SOC所面臨的商業挑戰

過去，半導體業者僅需掌握生產終端產品的系統廠商的需求，SOC的趨勢加使IC產品業者必須開始傾聽終端產品使用者的心聲，方能在產品規格與開發速度上符合市場需求。但IC產品業者并沒有真正接觸終端客戶的管道，這是產品開發上的一大挑戰。
在產品規劃時，系統公司規劃的是下一周期的市場，從確認需求和規格，到開發產品，乃至銷售至市場，這樣一周期通常至少需要一年多的時間，而IC公司則必須提早看2個周期后的市場，方能及時完成設計。因此，從選好系統客戶，拿下設計訂單，直到等客尸完成產品開發，系統產品銷售至市場，IC產品出貨量才能提升，所以IC公司必須早三、四年預測市場，而對SOC來說，要掌握足夠的系統Know-How，并看到未來的市場，會是難度極高的挑戰。
SOC是市場導向、應用導向的IC產品，在許多領域中產品生命周期較短，但SOC的開發整合工作往往多而復雜，這使得由設計至真正大量產品出貨的時間會相對拉長，成本增加，未必能有理想獲益。
當SOC的目的是在價格導向的市場時，例如PC或消費類電子產品市場，在采用SOC芯片時，所能支付的價格較低，但SOC從設計到制造的總成本會比傳統的方法更高，尤其是當采用先進制程時，如此一來，產生附加價值雖高，但獲利卻相對有限。

此外，SOC往往需要先進的制程，但EDA工具的建置、光照成本與量產時的投片費用將十分高昂，對許多小資本的IC設計公司來說，更是進入市場的先天障礙。

SOC所面臨的技術挑戰
雖然SOC將帶來許多市場新契機，下過，隨著晶片集成度的提高與系統架構落實于晶片層次，不論在設計方法學、晶圓制程、封裝、測試等方面，都面臨著極大的挑戰。

SOC所面臨的技術挑戰 ???????????????????????????????????? 一. SOC設計
目前，半導體業界的現象是半導體制造技術越走越快，但IC設計與驗證能力卻追趕不上，制造與設計間出現明顯落差，成為SOC發展的最大瓶頸。SOC設計所遇到的主要技術問題在于需要一套IP重復使用與以平臺為基礎的設計方法學。

SOC所面臨的技術挑戰 ???????????????????????????????????? 二. SOC制造
SOC制造設計各類制程的整合，必須克服不同電路區塊不同制程相容性的問題，其中較簡單的是邏輯電路間的整臺，難度較高的是模擬電路與邏輯電路間的整合，最難的是邏輯電路與記憶體間的整合，特別是嵌入DRAM的情況。

此類制程整合疊加的狀況，全使SOC制程過于繁雜，影響技術可行性或經濟效益。
而由于各種特殊制程之微縮進展不一，使得在打造SOC制程時，微縮進展最落后的功能區塊部分將成為SOC之瓶頸所莊，整體的SOC制程均需遷就于其中。

以SOC的各功能模塊為例，微處理器及DSP需要先進制程技術，但模擬IC卻需要低階制程技術，使用模擬技術把各個元件整合在一起后，有可能使得成本不一定是最佳情況。

SOC所面臨的技術挑戰 ???????????????????????????????????? 三. SOC封裝?
在封裝技術方面，改善晶片與接腳的連接方式，提高晶片與封裝基板的熱導傳輸，進而提高散熱率，已是勢在必行。此外，由于晶片功能提高，工作頻率過高，將導致連接線上的電感效應，造成信號互相干擾所引發的雜信，因而限制晶片達到更高的性能，這是性能導向的SOC需面對的問題。

在IC朝小型化、高速化、高集成度發展的趨勢下，以打線為主的傳統封裝技術，己無法滿足未來技術需要，晶片級封裝及I/O高腳位錫球封裝、CSP(Chip Scale Packaging)、BGA與TAB將是未來SOC封裝技術的主流。

SOC所面臨的技術挑戰 ???????????????????????????????????? 四. SOC測試??
以往測試設備商大都是針對單一功能設計機器，因此不僅是記憶體與邏輯IC的測試機臺涇渭分明，就算是邏輯IC機臺也會因應不同功能需求設計專屬機種。

SOC趨勢下，測試機臺走向多功能單一機型，以測試各種邏輯、模擬與存儲電路，縮短測試時間，加快測試速度，并滿足客戶“一機多用”的需求。
此外，隨著SOC復雜度提高，要在短時間內完成測試程式設計也有困難，在設計階段即加入測試概念，如內建自動測試技術BIST，以及可測試性設計DFT，可有效縮短測試時程與降低測試成本。

SOC設計技術簡介 ??????????????????????????? 一. 軟硬件協同設計
SOC設計技術簡介 ??????????????????????????? 二. 平臺化設計
由于跨入SOC時代，由應用面導致市場區隔的細化、過多的產品市場，從而將導致IC業者研發資源需求大增，并造成產品開發時程的嚴重負荷，這都將促使SOC產品走向平臺化的設計模式，即提高設計生產力。迅速針對不同市場區隔推出SOC產品。

此SOC平臺將包括微處理器／DSP、作業系統、芯片總線、關鍵的特定功能IP，以及完整的軟/硬件設計開發環境，并具備彈性而可擴充的特性，使IC產品業者得以憑此平臺，快速打造符合市場需求的產品。

SOC設計技術簡介 ?????????????????????????????? 二. IP復用技術
數百萬門規模的SOC設計，不能一切從頭開始，要將設計建立在較高的層次上。

更多地采用IP復用技術，只有這樣，才能較快地完成設計，保證設計成功，得到低價格的SOC，滿足市場需求。

設計再利用是建立在芯核(core)基礎上的，它是將已經驗證的各種超級宏單元模塊電路制成芯核，以便以后的設計利用。

芯核通常分為3種，一種稱為硬核，具有和特定工藝相聯系的物理版圖，已被投片測試驗證，可被新設計作為特定的功能模塊直接調用；
第二種是軟核，是用硬件描述語言或C語言寫成，用于功能仿真；
第三種是固核(firm core)，是在軟核的基礎上開發的，是一種可綜合的并帶有布局規劃的軟核。
隨著工藝技術的發展，深亞微米使SOC更大更復雜，這種綜合方法將遇到新的問題，因為隨著工藝向0.18或更小尺寸發展，需要精確處理的不是門延遲而是互連線延遲。再加之數百兆的時鐘頻率，信號間時序關系十分嚴格，因此很難用軟的RTL綜合方法達到設計再利用的目的。
建立在芯核基礎上的SOC設計，使設計方法從電路設計轉向系統設計，設計重心將從今天的邏輯綜合、門級布局布線、后模擬轉向系統級模擬，軟硬件聯合仿真，以及若干個芯核組合在一起的物理設計。

SOC設計技術簡介 ?????????????????????????????? 三.低功耗設計
SOC因為百萬門以上的集成度和數百兆時鐘頻率下工作，將有數十瓦乃至上百瓦的功耗；巨大的功耗給封裝以及可靠性方面都帶來問題，因此降低功耗的設計是SOC設計的必然要求。

SOC設計技術簡介 ?????????????????????????????? 四.可測性設計?
SOC是將芯核和用戶自己定義的邏輯(UDL)一起集成。芯核深埋在芯片中，芯核不能事先測試，只能在SOC被制造出來后作為SOC的一部分和芯片同時測試。

因此對SOC測試存在許多困難，首先，芯核是別人的，選用芯核的設計者不一定對芯核十分了解，不具備對芯核的測試知識和能力，再加之芯核深埋在芯片之中，不能用測試單個獨立芯核的方法去處理集成后的芯核測試。
SOC設計技術簡介 ??????????????????????????? 五.深亞微米SOC的物理綜合??
由于深亞微米時互連線延遲是主要延遲因素，而延遲又取決于物理版圖。因此，傳統的自上而下的設計方法只有在完成物理版圖后才知道延遲大小。如果這時才發現時序錯誤，必須返回前端，修改前端設計或重新布局，這種從布局布線到重新綜合的重復設計可能要進行多次，才能達到時序目標。

隨著特征尺寸的減少，互連線影響越來越大。傳統的邏輯綜合和布局布線分開的設計方法已經無法滿足設計要求。必須將邏輯綜合和布局布線更緊密地聯系起來，用物理綜合方法，使設計人員同時兼顧考慮高層次的功能問題、結構問題和低層次上的布局布線問題。

SOC設計技術簡介 ??????????????????????????????? 六.設計驗證技術
設計驗證是設計工作中十分重要的一環，電路規模越大系統越復雜占用驗證時間越長。目前市場上已經有了適合不同設計領域和設計對象的CAD工具。但如果用這些工具來驗證SOC設計需將它們桉需要組合，并集成在同一環境中。
模擬電路模擬需要晶體管級模型，大部分模擬工具部是從SPICE衍生出來，由于要求解電路方程，電路越復雜模擬時間越長。利用并行結構分別進行數值解算和利用模型進行模擬，可大大提高模擬速度，能對數萬元器件電路乃至芯核進行模擬。但要對整個數百萬門規模的SOC進行模擬還是有困難的。

SOC設計過程的質量保證
現在，還沒有驗證SOC的標準方法。由于大約70％的設計工作都在驗證上，驗證途徑標準化已經變得非常必要。
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SOC設計過程的質量保證 ????????????????????????????? 以平臺為基礎的SOC驗證
平臺為基礎SOC驗證強調軟/硬件的協同設計和仿真，驗證方式上有基于數學推導的形式驗證方法和基于仿真的動態功能驗證。

形式驗證的代碼覆蓋率好，但涉及較復雜的數學推導，推導本身的正確性難以把握。而且，系統較復雜時，形式驗證會成為整個項目進展的瓶頸，甚至由于成本太高而不能實施。

動態驗證關注整個系統或其中某些部分的仿真運行，對仿真結果做出判斷和調試。
SOC設計過程的質量保證 ??????????????????????????? 以模塊為基礎SOC的驗證
SOC一般是由統一的總線結構連接起來的IP核的聚集。基于總線結構的驗證模型是目前SOC中比較成熟的技術。

總線結構一般通過總線功能模型(BFM)來模擬，該模型的復雜度由總線協議來決定，分為預捆包的PLI（編程函言接口）為基礎的BFM和用戶定制的Verilog BFM。
一個完整測試工作臺（testbench）的建立需要5要素：驗證計劃、測試實例、完整BFM、待測部件DUT和測試工作臺。

黑盒驗證方法
驗證計劃與設計規范
統一驗證語言文本
部件級的測試實例移植到系統級
測試工作臺

SOC設計過程的質量保證?????? 可驗證性設計
基于斷言的代碼設計