相位噪聲和抖動的概念及其估算方法

時鐘頻率的不斷提高使相位噪聲和抖動在系統時序上占據日益重要的位置。本文介其概念及其對系統性能的影響，并在電路板級、芯片級和單元模塊級分別提供了減小相位噪聲和抖動的有效方法。

隨著通信系統中的時鐘速度邁入GHz級，相位噪聲和抖動這兩個在模擬設計中十分關鍵的因素，也開始在數字芯片和電路板的性能中占據日益重要的位置。在高速系統中，時鐘或振蕩器波形的時序誤差會限制一個數字I/O接口的最大速率，不僅如此，它還會增大通信鏈路的誤碼率，甚至限制A/D轉換器的動態范圍。

在此趨勢下，高速數字設備的設計師們也開始更多地關注時序因素。本文向數字設計師們介紹了相位噪聲和抖動的基本概念，分析了它們對系統性能的影響，并給出了能夠將相位抖動和噪聲降至最低的常用電路技術。

什么是相位噪聲和抖動？

相位噪聲和抖動是對同一種現象的兩種不同的定量方式。在理想情況下，一個頻率固定的完美的脈沖信號(以1 MHz為例)的持續時間應該恰好是1微秒，每500ns有一個跳變沿。

但不幸的是，這種信號并不存在。如圖1所示，信號周期的長度總會有一定變化，從而導致下一個沿的到來時間不確定。這種不確定就是相位噪聲，或者說抖動。

抖動是一個時域概念

抖動是對信號時域變化的測量結果，它從本質上描述了信號周期距離其理想值偏離了多少。通常，10 MHz以下信號的周期變動并不歸入抖動一類，而是歸入偏移或者漂移。抖動有兩種主要類型：確定性抖動和隨機性抖動。確定性抖動是由可識別的干擾信號造成的，這種抖動通常幅度有限，具備特定的（而非隨機的）產生原因，而且不能進行統計分析。造成確定性抖動的來源主要有4種：

1. 相鄰信號走線之間的串擾：當一根導線的自感增大后，會將其相鄰信號線周圍的感應磁場轉化為感應電流，而感應電流會使電壓增大或減小，從而造成抖動。

2. 敏感信號通路上的EMI輻射：電源、AC電源線和RF信號源都屬于EMI源。與串擾類似，當附近存在EMI輻射時，時序信號通路上感應到的噪聲電流會調制時序信號的電壓值。

3. 多層基底中電源層的噪聲：這種噪聲可能改變邏輯門的閾值電壓，或者改變閾值電壓的參考地電平，從而改變開關門電路所需的電壓值。

4. 多個門電路同時轉換為同一種邏輯狀態：這種情況可能導致電源層和地層上感應到尖峰電流，從而可能使閾值電壓發生變化。

隨機抖動是指由較難預測的因素導致的時序變化。例如，能夠影響半導體晶體材料遷移率的溫度因素，就可能造成載子流的隨機變化。另外，半導體加工工藝的變化，例如摻雜密度不均，也可能造成抖動。

隨機抖動最基本的一個特性就是隨機性，因此我們可以用高斯統計分布來描述其特性。例如，對一個只包含隨機抖動因素的時鐘振蕩器的振蕩周期進行100次連續測量，測量結果會呈高斯分布（或稱正態分布）。在其均值加減1個標準差的范圍內包含了所有周期測量數據的68.26%，在其均值+/- 2倍標準差的范圍內包含所有測量數據的95.4 %，+/- 3倍標準差范圍內包含99.73%的測量數據，+/- 4倍標準差范圍內包含99.99366%的測量數據。

從這種正態分布中，我們可以得到兩種常見的抖動定義：

1. 峰峰值抖動，即正態曲線上最小測量值到最大測量值之間的差距。在大多數電路中，該值會隨測量樣本數的增多而變大，理論上可達無窮大。因此，這種測量意義不大。

2. RMS(均方根)抖動，即正態分布一階標準偏差的值。該值隨樣本數的增加變化不大，因而這種測量較有意義。但這種測量只在純高斯分布中才有效，如果分布中存在任何確定性抖動，那么利用整個抖動直方圖上的一階方差來估計抖動出現的可能性就是錯誤的。

3. 多個隨機抖動源可以用RMS方式相加。但要得到總的抖動，需要利用峰峰值，以便將隨機抖動與確定性抖動相加。

相位噪聲是頻率域的概念

相位噪聲是對信號時序變化的另一種測量方式，其結果在頻率域內顯示。圖2用一個振蕩器信號來解釋相位噪聲。

如果沒有相位噪聲，那么振蕩器的整個功率都應集中在頻率f=fo處。但相位噪聲的出現將振蕩器的一部分功率擴展到相鄰的頻率中去，產生了邊帶(sideband)。從圖2中可以看出，在離中心頻率一定合理距離的偏移頻率處，邊帶功率滾降到1/fm，fm是該頻率偏離中心頻率的差值。

相位噪聲通常定義為在某一給定偏移頻率處的dBc/Hz值，其中，dBc是以dB為單位的該頻率處功率與總功率的比值。一個振蕩器在某一偏移頻率處的相位噪聲定義為在該頻率處1Hz帶寬內的信號功率與信號的總功率比值。

在圖2中，相位噪聲是用偏移頻率fm處1Hz帶寬內的矩形的面積與整個功率譜曲線下包含的面積之比表示的，約等于中心頻率處曲線的高度與fm處曲線的高度之差。該曲線顯示的是一個帶噪聲相角的振蕩器的功率譜，這些噪聲相角自身的波動見圖3。

圖2所示為振蕩器的功率譜，而圖3所示為噪聲相角的譜，也叫相位波動的譜密度。對于距離中心頻率足夠遠的偏移頻率，從圖2所示功率譜中測得的以dBc/Hz為單位的相位噪聲等于圖3中所示的該頻率處相位波動譜密度的值。

圖3中的密度譜是以對數坐標表示的，其中，相位噪聲邊帶以1/fm2或20 dB/十倍頻程的速度下降。實際上，在噪聲邊帶中的某些地方，隨著相關噪聲過程的不同，相位噪聲可能會以1/f3、 1/f2甚至 1/f0的速度下降。

下降速度為1/f2的區域被稱作“白色頻率”變化區，這個區域中的相位變化是由振蕩器周期中白色的或非相關的波動引起的。振蕩器在該區域中的行為由振蕩器電路中元件的熱噪聲決定。當偏移頻率足夠低時，元件的閃爍噪聲通常也會起作用，導致該區域的譜密度以1/f3的速度下降。

此外，還有一點值得注意，當圖3中偏移頻率趨于0時，邊帶噪聲會趨于無窮大。這恰好與自由運行振蕩器中理應出現的時序抖動行為相符。

如何將相位噪聲轉換為抖動

如前所述，抖動和相位噪聲所描述的是同一現象的特征，因此，如果能從相位噪聲的測量結果中導出抖動的值將是有意義的。以下介紹推導方法：每個振蕩器都有其相位噪聲圖，圖4給出一個例子。該圖中繪出的是從12 kHz到 10 MHz這個頻帶范圍內，某振蕩器的相位噪聲情況。圖中，L(f)以功率譜密度函數的形式給出了邊帶噪聲的分布，單位為dBc。中心頻率的功率并不重要，因為抖動只反映了相位噪聲(即調制)與“純”中心頻率處的相對功率值。邊帶的總噪聲功率可以由L(f)函數在整個感興趣頻段內(在本例中，即12 KHz到 10 MHz頻段內)積分得到。

計算得到的是相位調制噪聲在該頻段內的功率，而相位調制正是造成抖動的原因。由此，我們還能用如下的定積分推出RMS抖動的值。

下式可求得該噪聲功率造成的RMS抖動：

抖動值還可以用其他單位表示，例如單位時間（UI）或時間。將上式除以以弧度為單位的中心頻率就可以將抖動單位轉換為時間，見下式：

利用圖4所繪的噪聲功率值，我們可以計算一個312.5MHz振蕩器的RMS抖動。將相位噪聲曲線在12 kHz到20 MHz范圍內積分，得到-63 dBc：

因此可以得到如下式所示的RMS相位抖動值，單位為弧度：

還可以將該抖動值單位轉換為皮秒：

而同樣的312.5 MHz振蕩器的典性總抖動值在5ps RMS左右。

最終，我們計算得到的0.72 ps RMS的抖動值只在最大抖動中占很小的比例。

怎樣將電路板上的相位噪聲和抖動降至最低

電路板設計師可以通過兩種關鍵技術降低板上的確定性信號抖動：

1．完全以差分形式收發信號：諸如LVDS或PECL等一些以差分方式收發信號的慣例，都能極大降低確定性抖動的影響，而且這種差分通路還能消減信號通路上的所有干擾和串擾。由于這種信號收發系統對共模噪聲本來就有高度抑制能力，因此差分形式本來就有消除抖動的趨向。

2．仔細布線：只要可能，就要避免出現寄生信號，因為這種信號可能會通過串擾或干擾對信號通路產生影響。走線應該越短越好，而且不應與承載高速開關數字信號的走線交叉。如果采用了差分信號收發系統，那么兩條差分信號線就應盡可能靠近，這樣才能更好地利用其固有的共模噪聲抑制特性。

怎樣將芯片中的相位噪聲和抖動降至最低

在芯片級上，可以使用以下設計技術將抖動降至最低：

1．差分信號收發：即使進入芯片的是單端信號，最好也在芯片中將其轉換為差分信號，原因同上節所述。

2．仔細布設信號通路：在對敏感時序信號通路進行布線時必須小心，而且走線越短越好，還應避免與任何數字信號線交叉。只要條件允許，最好將這些信號通路均在屏幕上顯示出來。例如，一條在第二層金屬平面上的信號通路可以夾在第一層和第三層金屬平面之間，而第一層和第三層金屬平面均連接到一個干凈的地上。

3．恰當選擇緩沖器大小：如果用緩沖器在模塊間分配信號，那么必須注意驅動強度的選擇。驅動不足會造成信號上升/下降沿過緩，給噪聲以可乘之機。

4．保持基底和地的干凈：基底噪聲和地噪聲是造成確定性抖動的主要原因。在一個有多路同步數字輸出的芯片內，地線反彈噪聲(ground bounce)可能會達到幾百毫伏，甚至1伏。為了降低地線反彈噪聲，芯片上應該有盡可能多的電源對，而且這些電源對應盡可能靠近數字輸出。

5．使用一個單獨的干凈地層：在電路設計中，最好將數字電路的電源與敏感的模擬電路(如振蕩器或PLL)的電源分開。數字電路，尤其是高驅動輸出數字電路的電源很可能會引入噪聲，而且這種電源一旦用于時序電路，那么也會成為增大抖動的一個主要原因。因此，對PLL這樣的電路甚至可以利用電源濾波來進一步減小電源噪聲的影響。

怎樣將單元模塊中的相位噪聲和抖動降至最低

在設計單元模塊時可以采用以下技術來減小抖動：1．利用尾電流--時序電路中使用的電流與相位噪聲之間有一個直接的關系。例如，增大一對差分對的尾電流必定導致抖動性能得到改善。于是我們就必須在降低抖動和縮減功耗之間尋求一個平衡，在適當之處選擇性地增大最敏感電路的電流。2．仔細布局--在對那些可能引起相位噪聲的單元進行布局時必須小心，匹配元件(例如連接到一對差分對的輸入)應方向相同，而且盡可能對稱布局。該方法會使應匹配的元件具有同樣的處理斜率(process gradients)，因而有助于改善元件之間的匹配程度。電阻應盡可能寬，以減小Delta W效應。如果可能，應在整個電路中使用同一種類，甚至尺寸和阻值都相同的電阻來幫助跟蹤工藝和溫度的所有變化。

總而言之，要想盡可能減小抖動，就必須在所有設計層上都小心謹慎。高速數字設計師在設計過程的每一步都應考慮相位噪聲和抖動的影響。