數字電路根據邏輯功能的不同特點,可以分成兩大類:一類叫做組合邏輯電路,簡稱組合電路或組合邏輯;另一類叫做時序邏輯電路,簡稱時序電路或時序邏輯。
2022-12-01 09:04:04459 數字門級電路可分為兩大類:組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點,在后面會作為單獨的主題處理。
2023-01-13 13:57:471830 綜合就是把Verilog、VHDL轉換成網表的過程。綜合按照是否考慮物理布局信息可分為邏輯綜合和物理綜合。
2023-08-09 09:51:15638 一、邏輯門電路有關概念 1、邏輯 所謂邏輯是指條件與結果之間的關系。最基本的邏輯關系是與、或、非。 2、邏輯電路 輸入與輸出信號之間存在一定邏輯關系的電路稱為邏輯電路。 3、門 所謂門就是一種開關
2023-09-15 11:14:30820 一、基本概念 1、門電路 門電路是數字電路的基本單元部件,如果把電路的輸入信號看做“條件”,把輸出信號看作“結果”,當“條件”具備時,“結果”就會發生。 2、邏輯門電路 門電路輸入和輸出之間存在一定
2023-10-10 10:15:471409 transfer level)描述、邏輯綜合(logic synthesis)三個層次,將設計內容逐步細化,最后完成整體設計,這是一種全新的設計思想與設計理念。2.fpga原理---今天,數字電子系
2013-09-02 15:19:20
工具將高層次描述轉化為低層次門級描述,其中綜合可分為三個層次:高層次綜合(High-Level Synthesis)、邏輯綜合(Logic Synthesis)和版圖綜合(Layout
2008-06-26 16:16:11
Transfer Level)描述、邏輯綜合(Logic Synthesis)三個層次,將設計內容逐步細化,最后完成整體設計,這是一種全新的設計思想與設計理念。2.FPGA原理---今天,數字電子系
2008-06-27 10:26:34
、邏輯分割、邏輯綜合及優化、邏輯布線、邏輯仿真、適配編譯、邏輯映射和下載等一系列工作。目前,EDA主要輔助進行三方面的設計工作,即集成電路(IC)設計、電子電路設計和PCB設計。EDA技術已有30年的發展
2019-02-21 09:41:58
請問什么是EDA?那么FPGA是EDA的一種,為什么要有EDA這么一個總的概念?
2014-07-09 18:13:42
本帖最后由 gk320830 于 2015-3-9 22:17 編輯
邏輯函數與邏輯問題的描述 在討論了與、或、非三種基本邏輯運算后,下面將從工程實際出發,提出邏輯命題,然后用真值表加以描述
2009-04-06 23:57:10
DC邏輯綜合詳解DC軟件簡介邏輯綜合DC命令DC軟件簡介DC( Design Compiler )為Synopsys公司邏輯合成工具。DC得到全球60多個半導體廠商、380多個工藝庫的支持。據
2021-07-29 08:07:14
可綜合的語法子集1本文節選自特權同學的圖書《FPGA設計實戰演練(邏輯篇)》配套例程下載鏈接:http://pan.baidu.com/s/1pJ5bCtt 所謂可綜合的語法,是指硬件能夠實現的一些
2015-06-12 10:59:24
可綜合的語法子集2本文節選自特權同學的圖書《FPGA設計實戰演練(邏輯篇)》配套例程下載鏈接:http://pan.baidu.com/s/1pJ5bCtt(1) 參數定義:parameter
2015-06-15 14:57:27
可綜合的語法子集3本文節選自特權同學的圖書《FPGA設計實戰演練(邏輯篇)》配套例程下載鏈接:http://pan.baidu.com/s/1pJ5bCtt(1) 多語句定義:begin…end
2015-06-17 11:53:27
,版權所有)對于一些復雜的FPGA開發,工程師的設計習慣和代碼風格將會在很大程度上影響器件的時序性能、邏輯資源的利用率以及系統的可靠性。有人可能會說,今天的EDA綜合工具已經做得非常強大了,能夠在很大程度
2015-06-25 09:41:55
太長)太糟糕。因此,設計者往往只要通過優化這些關鍵路徑就可以改善時序性能。而這些關鍵路徑所經過的邏輯門過多往往是設計者在代碼編寫時誤導綜合工具所導致的,那么,舉一個簡單的例子,看看兩段不同的代碼,關鍵
2015-07-02 22:17:18
可能不是那么容易理解。不過沒有關系,我們會簡化這個過程,從實際操作角度,以一個比較簡化的順序的方式來理解這個流程。如圖1.7所示,從大的方面來看,FPGA開發流程不過是三個階段,第一個階段是概念階段
2015-03-31 09:27:38
原則HDL代碼綜合后電路質量的好壞主要取決于三個方面:RTL實現是否合理、對廠家器件特點的理解和對綜合器掌握的程度。參考[url=]10[/url]中有比較全面的討論。4.1.1 關于
2020-05-15 07:00:00
`所謂綜合,就是將HDL語言、原理圖等設計輸入翻譯成由與、或、非門和RAM、觸發器等基本邏輯單元的邏輯連接(網表),并根據目標和要求(約束條件)優化所生成的邏輯連接,生成EDF文件。完成了輸入、仿真
2012-02-24 10:44:57
對進行時序路徑、工作環境、設計規則等進行約束完成之后,DC就可以進行綜合、優化時序了,DC的優化步驟將在下面進行講解。然而,當普通模式下不能進行優化的,就需要我們進行編寫腳本來改進DC的優化來達到
2021-07-30 06:18:54
使用的更多信息,請參閱(UG901)Vivado設計工具用戶指南:Synthesis(綜合)。 分析日志文件中的信息圖4是通過重定時提升邏輯水平的一個例子,該電路結構中有一個關鍵的路徑分為三個邏輯層
2019-03-14 12:32:05
就比較好的解決了這個問題,我們可以將這些功能加到FPGA設計當中。其中待測設計就是我們整個的邏輯設計模塊,在線邏輯分析儀也同樣是在FPGA設計中。通過一個或多個探針來采集希望觀察的信號。然后通過JTAG接口
2023-04-17 16:33:55
=BA+BD+BC 代人規則可以擴展所有基本定律的應用范圍。2.反演規則3.對偶規則三、邏輯函數的代數變換與化簡法1.邏輯函數的變換 例:求同或函數的非函數。 解: 這個函數稱為異或函數,它表示當兩個輸入變量
2009-04-07 10:54:26
本課程主要介紹通過邏輯綜合工具,將Verilog RTL 代碼轉換成門級網表的方式,以滿足設計的時序要求。學習本課程可以熟悉邏輯綜合工具的使用。啟芯SoC年度培訓計劃,了解詳情。
2014-07-03 16:45:35
本課程主要介紹通過邏輯綜合工具,將Verilog RTL 代碼轉換成門級網表的方式,以滿足設計的時序要求。學習本課程可以熟悉邏輯綜合工具的使用。邏輯綜合技術是數字IC設計師必須掌握的一項核心技術。歡迎參與“啟芯SoC年度培訓計劃”,了解詳情。
2014-07-03 16:52:39
本課程主要介紹通過邏輯綜合工具,將Verilog RTL 代碼轉換成門級網表的方式,以滿足設計的時序要求。學習本課程可以熟悉邏輯綜合工具的使用。邏輯綜合技術是數字IC設計師必須掌握的一項核心技術。歡迎參與“啟芯SoC年度培訓計劃”,了解詳情。
2014-07-03 16:55:20
本課程主要介紹通過邏輯綜合工具,將Verilog RTL 代碼轉換成門級網表的方式,以滿足設計的時序要求。學習本課程可以熟悉邏輯綜合工具的使用。邏輯綜合技術是數字IC設計師必須掌握的一項核心技術。歡迎參與“啟芯SoC年度培訓計劃”,了解詳情。
2014-07-03 16:57:13
本課程主要介紹通過邏輯綜合工具,將Verilog RTL 代碼轉換成門級網表的方式,以滿足設計的時序要求。學習本課程可以熟悉邏輯綜合工具的使用。啟芯SoC年度培訓計劃,了解詳情。
2014-07-03 16:41:33
本課程主要介紹通過邏輯綜合工具,將Verilog RTL 代碼轉換成門級網表的方式,以滿足設計的時序要求。學習本課程可以熟悉邏輯綜合工具的使用。啟芯SoC年度培訓計劃,可加入啟芯QQ群:275855756,了解詳情。
2014-03-09 16:09:45
本課程主要介紹通過邏輯綜合工具,將Verilog RTL 代碼轉換成門級網表的方式,以滿足設計的時序要求。學習本課程可以熟悉邏輯綜合工具的使用。啟芯SoC年度培訓計劃,可加入啟芯QQ群:275855756,了解詳情。
2014-03-09 16:11:09
本課程主要介紹通過邏輯綜合工具,將Verilog RTL 代碼轉換成門級網表的方式,以滿足設計的時序要求。學習本課程可以熟悉邏輯綜合工具的使用。啟芯SoC年度培訓計劃,可加入啟芯QQ群:275855756,了解詳情。
2014-03-09 16:12:57
本課程主要介紹通過邏輯綜合工具,將Verilog RTL 代碼轉換成門級網表的方式,以滿足設計的時序要求。學習本課程可以熟悉邏輯綜合工具的使用。啟芯SoC年度培訓計劃,可加入啟芯QQ群:275855756,了解詳情。
2014-03-09 16:13:38
本課程主要介紹通過邏輯綜合工具,將Verilog RTL 代碼轉換成門級網表的方式,以滿足設計的時序要求。學習本課程可以熟悉邏輯綜合工具的使用。啟芯SoC年度培訓計劃,可加入啟芯QQ群:275855756,了解詳情。
2014-03-23 20:53:35
本課程主要介紹通過邏輯綜合工具,將Verilog RTL 代碼轉換成門級網表的方式,以滿足設計的時序要求。學習本課程可以熟悉邏輯綜合工具的使用。啟芯SoC年度培訓計劃,可加入啟芯QQ群:275855756,了解詳情。
2014-03-23 20:54:14
本課程主要介紹通過邏輯綜合工具,將Verilog RTL 代碼轉換成門級網表的方式,以滿足設計的時序要求。學習本課程可以熟悉邏輯綜合工具的使用。啟芯SoC年度培訓計劃,可加入啟芯QQ群:275855756,了解詳情。
2014-03-02 16:05:11
本課程主要介紹通過邏輯綜合工具,將Verilog RTL 代碼轉換成門級網表的方式,以滿足設計的時序要求。學習本課程可以熟悉邏輯綜合工具的使用。啟芯SoC年度培訓計劃,可加入啟芯QQ群:275855756,了解詳情。
2014-03-23 20:55:08
git的三個核心概念(工作區,版本庫stage,版本庫master)
2020-12-24 07:17:22
。 (9)對時序邏輯描述和建模,應盡量使用非阻塞賦值方式。對組合邏輯描述和建模,既可以用阻塞賦值,也可以用非阻塞賦值。但在同一個過程塊中,最好不要同時用阻塞賦值和非阻塞賦值。 (10)不能在一個以上
2012-10-20 08:10:13
1,在一個verilog程序里,如果循環是一個循環次數不可定的循環,那么它能被綜合工具綜合嗎2,如果程序里有always @(clock)里面又嵌套了@(clock)這樣的控制事件,這個能被綜合嗎
2015-02-03 15:29:11
,應盡量使用器件的全局復位端作為系統總的復位。 (9)對時序邏輯描述和建模,應盡量使用非阻塞賦值方式。對組合邏輯描述和建模,既可以用阻塞賦值,也可以用非阻塞賦值。但在同一個過程塊中,最好不要同時用阻塞
2012-02-27 15:01:27
,casez,wand,triand,wor,trior,real,disable,forever,arrays,memories,repeat,task(當task中程序是組合邏輯時就可以被綜合
2015-01-05 19:42:44
本課程主要介紹通過邏輯綜合工具,將Verilog RTL 代碼轉換成門級網表的方式,以滿足設計的時序要求。學習本課程可以熟悉邏輯綜合工具的使用。啟芯SoC年度培訓計劃,可加入啟芯群275855756了解詳情。
2014-05-07 20:28:59
)和CAE(計算機輔助工程)的概念發展而來的。EDA技術是以計算機為工具,根據硬件描述語言HDL( Hardware Description language)完成的設計文件,自動地完成邏輯編譯、化簡
2019-07-30 06:20:05
DC軟件怎么樣?什么是邏輯綜合?
2021-11-02 06:41:35
,也就不會出現在sof的網表文件中。用于綜合目的的代碼,EDA會將它綜合成為一個電路,當然需要動用其綜合目的的一系列算法資源和步驟,時間也比較長。而編寫用于綜合目的的代碼,需要按照可綜合原則編寫HDL
2018-02-26 15:32:30
綜合是將我們的設計轉化為FPGA可以讀懂的配置文件的第一個步驟。本文努力從0基礎開始向大家說明綜合的基本知識和高級技巧。話說所有的功能都有它應用的環境。在了解某個按鈕選項有某個功能的時候,我們更應該
2018-08-08 10:31:27
可編程邏輯設計技術展望3.可編程邏輯器件硬件上的四大發展趨勢4.EDA軟件設計方法及發展趨勢5.FPGA的設計流程6.FPGA的常用開發工具7.FPGA的基本結構8.主流低成本FPGA
2018-09-19 11:34:03
quartus ii 13.0版本,我設計好了幾個模塊但是不同的project,在不同的文件夾下,我怎么才能將他們放到一起進行邏輯綜合呢?求解答!
2016-05-02 22:19:02
功能仿真:可以驗證代碼的邏輯性,不加任何的時延信息。仿真工具為modelsim(組合邏輯和時序邏輯都可以功能仿真),modelsim不能綜合。在modelsim中添加相應的激勵信號,調用
2016-08-23 16:57:06
;// 邏輯與||// 邏輯或賦值符號:= 和 <=。阻塞和非阻塞賦值,在具體設計中是很有講究的,我們會在具體實例中掌握他們的不同用法。可綜合的語法是verilog可用語法里很小的一個子集,硬件
2017-12-19 21:36:24
可綜合的VerilogHDL設計實例在前面七章里我們已經學習了VerilogHDL的基本語法、簡單組合邏輯和簡單時序邏輯模塊的編寫、Top-Down設計方法、還學習了可綜合風格的有限狀態機
2009-11-23 16:01:33
移位加法實現串行加法器。設兩個無符號數A=a-tart...ao和B=b.-,b,^...bo,兩者相加產生的和SUM=S-lS-:...So,其工作原理如圖1所示,由三個移位寄存器和一個加法器
2018-11-20 10:39:39
個好的綜合網表同時也可以提高后端物理實現的質量和效率。中科芯云微電子科技有限公司(青島EDA中心)聯合Synopsys、青島集成電路人才創新培養聯盟、青島微電子創新中心將舉辦“Design
2021-06-23 06:59:32
工業4.0愿望和網絡安全含義實現網絡安全工業4.0的三個步驟通過硬件安全性實現互聯工廠
2021-02-19 06:50:19
實驗目的掌握常用組合邏輯電路的 EDA 設計方法;熟練掌握基于 QuartusII 集成開發環境的組合邏輯電路設計流程;加深對 VerilogHDL 語言的理解;熟練掌握 DE2-115 開發板
2022-01-12 06:35:59
、性能均已知的邏輯元件的單元庫的支持下,尋找出一個邏輯網絡結構的最佳實現方案。即實現 在滿足設計電路的功能、速度及面積等限制條件下,將行為級描述轉化為指定的技術庫中單元電路的連接。數字電路的邏輯綜合包括三個步驟:綜合=轉化+映射+邏輯優化,具體的流程如下圖所示;轉換階段:綜合工具將 HDL.
2021-11-17 07:08:49
手工綜合RTL級代碼的理論依據和實用方法時序邏輯綜合的實現方法
2021-04-08 06:06:35
淺談IC設計中邏輯綜合引言在IC設計流程中,邏輯綜合是后端設計中很重要的一個環節。綜合就是指使用綜合工具,根據芯片制造商提供的基本電路單元庫,將硬件描述語言描述的RTL 級電路轉換為電路網表的過程
2013-05-16 20:02:50
感覺自從使用純非阻塞賦值實現各種接口后,綜合快了很多,而且資源占用也少了
2020-06-11 10:22:35
分析、整體與模塊的仿真分析三個步驟,使硬件實現了鬧鐘的顯示以及整點報時等功能,其中整點報時采用整體復位、按鍵選擇演奏方式、循環演奏以及數碼管顯示樂譜的功能。系統能自動從頭開始循環播放,也可隨時起停、按鍵
2015-12-14 21:38:41
下圖揭示了高層次綜合工作的基本流程,以及它于傳統的RTL綜合流程的對比。接下來將對行為描述,行為綜合,分析與優化三個主要子流程詳細描述。 1、行為描述 當我們把HLS技術的起點立為一種
2021-01-06 17:52:14
如何保證RTL設計與綜合后網表的一致性文章簡介:在超大規模數字集成電路的設計中,我們使用邏輯綜合工具來完成從RTL設計到門級網表的轉化。我們希望它綜合出的門級網表
2009-01-23 23:10:5219 Verilog HDL 綜合實用教程第1章 基礎知識第2章 從Verilog結構到邏輯門第3章 建模示例第4章 模型的優化第5章 驗證附錄A 可綜合的語言結構附錄B 通用庫
2009-07-20 11:21:1386 設計編譯器(Design Compiler)和設計分析器(Design Analyzer) Design Compiler(DC) 是Synopsys邏輯綜合工具的命令行接口
2009-11-19 13:32:1657 介紹可編程邏輯器件的開發流程,敘述EDA工具Quartus II和LeonardoSpectrum在Altera公司CPLD器件開發中的應用,給出提高VHDL綜合質量的幾點經驗。關鍵詞:電子設計自動化 可編程邏輯
2010-07-18 10:38:5022 介紹可編程邏輯器件的開發流程,敘述EDA工具Quartus II和LeonardoSpectrum在Altera公司CPLD器件開發中的應用,給出提高VHDL綜合質量的幾點經驗。
關鍵詞 電子設計自動化 可編程邏輯
2009-06-16 08:55:30395 摘 要:介紹可編程邏輯器件的開發流程,敘述EDA工具Quartus II和LeonardoSpectrum在Altera公司CPLD器件開發中的應用,給出提高VHDL綜合質量的幾點經驗。
關鍵詞:電
2009-06-20 12:06:06579 芯片綜合的過程:芯片的規格說明,芯片設計的劃分,預布局,RTL 邏輯單元的綜合,各邏輯單元的集成,測試,布局規劃,布局布線,最終驗證等步驟。設計流程與思想概述:一個設計
2011-12-29 16:28:3525 本文簡單探討了verilog HDL設計中的可綜合性問題,適合HDL初學者閱讀 用組合邏輯實現的電路和用時序邏輯實現的 電路要分配到不同的進程中。 不要使用枚舉類型的屬性。 Integer應加范圍
2012-01-17 11:17:030 邏輯綜合帶來了數字設計行業的革命,有效地提高了生產率,減少了設計周期時間。在手動轉換設計的年代,設計過程受到諸多限制,結更容易帶來人為的錯誤。而一個小小的錯誤就導
2012-06-25 15:21:1444 第1章-EDA設計導論 第2章-可編程邏輯器件設計方法 第3章-VHDL語言基礎 第4章-數字邏輯單元設計 第5章-VHDL高級設計技術 第6章-基于HDL和原理圖的設計輸入 第7章-設計綜合和行為仿真 第8章
2012-09-18 11:35:36550 基于FPGA的EDA綜合實驗系統設計_趙剛
2017-03-19 11:38:262 組合邏輯電路的設計與分析過程相反,本文小編主要跟大家介紹一下關于組合邏輯電路的設計步驟,順便回顧一下組合邏輯電路的分析方法。
2018-01-30 16:46:31119435 FPGA技術概念
CPLD (Complex Programmable Logic Device)FPGA (Field Programmable Gate Array)
EDA技術 密度邏輯
2019-03-29 16:53:557 本文檔的主要內容詳細介紹的是ASIC邏輯綜合及Synopsys Design Compiler 的使用資料說明包括了:1、邏輯綜合基本概念 a) Synopsys綜合工具及相關工具 b) 邏輯綜合
2019-10-23 08:00:005 將組合邏輯電路的設計的實例引入到EDA中,進一步將電子設計自動化EDA(Electronic Design Automation)應用于數字電子技術教學中,而Multisim9軟件是一個專門用于電子線路仿真與設計的EDA工具軟件,為該課程的教學和學習打下一個良好的基礎。
2020-01-21 16:46:002502 組合邏輯設計法適合于設計開關量控制程序,它是對控制任務進行邏輯分析和綜合,將元件的通、斷電狀態視為以觸點通、斷狀態為邏輯變量的邏輯函數,對經過化簡的邏輯函數,利用PLC邏輯指令可順利地設計出滿足要求且較為簡練的程序。這種方法設計思路清晰,所編寫的程序易于優化。
2020-05-22 08:49:003840 隨著可編程邏輯器件和EDA技術的出現,使數字系統功能實現及系統的設計方法發生了革命性的變化,因此改革和整合傳統的教學內容,將EDA技術引人到“數字邏輯”課程的教學中是十分必要的。
2020-10-02 17:31:001362 本篇為邏輯電平系列文章中的第一篇,主要介紹邏輯電平相關的一些基本概念。后續將會介紹常見的單端邏輯電平(針對CMOS的閂鎖效應進行詳細介紹)、差分邏輯電平、單端邏輯電平的互連、差分邏輯電平的互連、一些
2021-01-02 09:45:0022570 在一套標準的布線系統中,為現代建筑的系統集成提供了物理介質。那綜合布線系統設計步驟你清楚嗎?科蘭小編為您介紹。
2022-06-24 15:22:062345 邏輯綜合(Logic Synth.)過程需要約束(Stat. Wire Model)以產生規定條件下的電路。具體電路設計完成后,需進行門級仿真(Gate-Lev.Sim),以檢查電路設計是否出現失誤。
2022-08-12 15:06:434149 邏輯綜合操作(Compile design),根據芯片的復雜程度,邏輯綜合操作的時間可能是幾秒,也可能是半個月。如果設計環境和約束設置不當,邏輯綜合操作的時間會被延長。
2022-08-12 15:10:213396 執行算法邏輯(加、減、乘、除及復雜的組合運算)優化。例如,乘法器有多種實現方式, 相應地會產生多種時序、功耗及面積,如何根據目標設定選出最合適的結構將對最后的綜合結果有重大影響。
2022-08-24 14:51:13967 Quarus Ⅱ工具提供四種手段分析邏輯綜合結果,包括:RTL Viewer、Technology Viewer、PowerPlay Power Analyzer Tool、State Machine Viewer。
2022-08-25 10:53:03913 利用工具將RTL代碼轉化為門級網表的過程稱為邏輯綜合。綜合一個設計的過程,從讀取RTL代碼開始,通過時序約束關系,映射產生一個門級網表。
2022-11-28 16:02:111822 綜合,就是在標準單元庫和特定的設計約束基礎上,把數字設計的高層次描述轉換為優化的門級網表的過程。標準單元庫對應工藝庫,可以包含簡單的與門、非門等基本邏輯門單元,也可以包含特殊的宏單元,例如乘法器、特殊的時鐘觸發器等。設計約束一般包括時序、負載、面積、功耗等方面的約束。
2023-03-30 11:45:49556 綜合布線是目前智能樓宇辦公等最常見的布線方式,對于建筑來說這是一個比較重要的環節,施工完成后一定要進行細致的測試,這樣才能保證成功率,于是科蘭小編為大家介紹一次啊綜合布線完成施工后的三個必要測試
2023-05-18 11:00:48566 在一套標準的布線系統中,為現代建筑的系統集成提供了物理介質。那綜合布線系統設計步驟你清楚嗎?科蘭小編為您介紹。 綜合布線系統設計步驟: 1、先確定用戶方的需求。 2、根據需求確定綜合布線是要做6個區(工作區、水平區、垂
2023-06-08 10:07:01588 EDA(Electronic Design Automation,電子設計自動化)綜合是指在集成電路設計過程中將高級描述語言(HDL)代碼轉換為邏輯網表的過程。
2023-06-26 14:05:001108 綜合就是將HDL語言轉化成與,非,或門等等基本邏輯單元組成的門級連接。因此,可綜合語句就是能夠通過EDA工具自動轉化成硬件邏輯的語句。
2023-06-28 10:39:46784 Vivado綜合默認是timing driven模式,除了IO管腳等物理約束,建議添加必要的時序約束,有利于綜合邏輯的優化,同時綜合后的design里面可以評估時序。
2023-07-03 09:03:19414 邏輯綜合是將RTL描述的電路轉換成門級描述的電路,將HDL語言描述的電路轉換為性能、面積和時序等因素約束下的門級電路網表。
2023-09-15 15:22:521914
評論
查看更多