處理器，無論是CPU、GPU、FPGA，還是NPU，要想正常運行，都離不開RAM，特別是DRAM（動態隨機存取存儲器），它已經成為各種系統（PC，手機，數據中心等）中內存的代名詞。根據應用不同，系統對芯片面積和功耗有不同要求，因此，DRAM被分成標準DDR（雙倍數據速率）、LPDDR、GDDR等，當然，主要就是這三類。其中，DDR是相對于SDR（單數據速率）而言的，將I/O時鐘加倍了，主要為PC和數據中心的CPU服務，目前已經發展到DDR5；LPDDR是低功耗的DDR，主要用于手機等便攜式設備；GDDR則是GPU專用DRAM。

在高性能計算（HPC）和AI發展如火如荼的當下，一個很大的瓶頸就是處理器與DRAM之間的通信速度，越來越跟不上應用需求的前進腳步。對此，人們想出了多種方法，以提升通信帶寬，如不斷提升DRAM本身的接口性能，以及存算一體等，但從實際應用情況來看，只提升接口性能是不夠用的，而存算一體短期內還無法實現。在這種情況下，推出更好的DRAM與CPU、GPU等處理器的結合形式，也就是不斷讓封裝技術進步，成為了業界提升通信帶寬的普遍共識。

01DRAM的常用封裝技術

DRAM封裝技術幾經變遷，從雙列直插封裝DIP、J型引腳小外形封裝SOJ、薄型小尺寸封裝TSOP、底部引線塑料封裝BLP、焊球陣列封裝BGA（F-BGA、W-BGA），發展到芯片級封裝CSP、堆疊封裝等高性能封裝方式。在成本允許的條件下，可盡量采用先進的封裝技術，以提升DRAM性能。目前，堆疊封裝技術，特別是系統級封裝（SiP），可以在有限的空間內成倍提高存儲器容量，或實現電子設計功能，解決空間、互連受限等問題。此外，由于封裝設計的變化，引線鍵合封裝因具有靈活性、可靠性和低成本的優點而備受青睞。倒裝（Flip Chip，FC）芯片于2016年開始進軍DRAM封裝，由于高帶寬需求的推動，倒裝芯片在PC、服務器中的采用率不斷增加。

目前，系統對高帶寬、高性能、低延遲的綜合要求很高，硅通孔（TSV）很適合高帶寬內存封裝需求。在便攜式電子設備應用中（如手機），DRAM的封裝尺寸會直接影響到產品的體積大小，所以，封裝技術要向輕、薄、短、小方向發展。不同應用的產品尺寸、性能、形態等存在差異，采用的封裝形式也不同。其中，移動終端DRAM（LPDDR）多以WB-FBGA為主，PC和服務器用的標準型DDR則以FBGA、FC為主。以DDR為例，FBGA線長較短，信號傳輸好且成本較低，曾經被三星、SK海力士和美光等主流廠商廣泛采用，隨著內存條產品發展到DDR4，三星、SK海力士的很多產品開始轉向FC封裝，其傳輸路徑更短，電性能表現更好。

盡管FC的成本比FBGA高，但得益于規模效應，兩者成本基本持平。現在的高端產品，如DDR5，性能要求很高，目前多采用TSV堆疊封裝。TSV采用縱向穿越結構，通過導線將不同層的芯片相互連接起來，這種連接方式不僅提供了更高的信號帶寬，還減少了電阻和電感，提高了芯片的整體性能。通過TSV把多芯片的I/O連接，同時實現多芯片堆疊來擴容并實現更小的信號損失。LPDDR與處理器緊密集成在一起，或者焊接在主板上，靠近CPU，或者直接在處理器（在這種情況下，通常是SoC）的頂部以 package-on-package封裝的形式出現，這種形式越來越常見。緊密的集成可減少將內存連接到處理器的長導線中的電阻，從而降低功耗。總體來看，引線鍵合是主要的封裝方法，廣泛應用于移動存儲器，其次是倒裝芯片封裝，其在DRAM市場不斷拓展。

02HBM帶動封裝技術再創新

目前，AI服務器對HBM（高帶寬內存）的需求量越來越大，因為HBM大大縮短了走線距離，從而大幅提升了AI處理器運算速度。HBM經歷了幾代產品，包括HBM、HBM2、HBM2e和HMB3，最新的HBM3e剛出樣品。HBM是一種應用于CPU和GPU的新型內存，它將多個DDR芯片堆疊在一起后和GPU封裝在一起，主要通過TSV技術進行芯片堆疊，通過貫通所有芯片層的柱狀通道傳輸信號、指令和電流，以增加吞吐量并克服單一封裝內帶寬的限制，實現了大容量、高帶寬的DDR組合陣列。HBM3帶寬可以達到819GB/s。

目前，全球三大存儲芯片廠商都在開發HBM技術和產品，其中，三星和SK海力士已經量產了HBM3，主要用于英偉達的H100、H800和AMD的MI300系列GPU，三星預計于2024年第一季度送樣HBM3e，下半年量產，SK海力士則于近期給英偉達送去了HBM3e樣品，其最新的GPU芯片H200已經標配了HBM3e。美光（Micron）則相對落后，該公司選擇跳過HBM3，直接開發HBM3e。傳統封裝技術已經難以滿足HBM的需求，而臺積電的CoWoS（chip-on-wafer-on-substrate）封裝則是較為理想的方案。

CoWoS是一種集成邏輯和HBM芯片的2.5D封裝技術，在這種封裝中，處理器和HBM在硅中介層上并排鍵合，以形成具有細間距和器件之間高密度互連布線的晶圓上芯片（CoW）。每個HBM都由帶有微凸塊的DRAM和一個帶有TSV的邏輯基座組成，然后完成在基板上具有較大凸塊的TSV中介層的組裝。

多年來，CoWoS一直在追求不斷增加硅中介層尺寸，以支持封裝中的處理器和HBM堆棧。目前，CoW是倒裝芯片鍵合最常用的組裝方法，它采用了一種稱為混合鍵合方法的無凹凸技術。CoWoS產能不足是近期AI芯片出貨量的主要瓶頸，以臺積電為代表的廠商正在擴充相關產能，以滿足市場需求。

03先進封裝大戰

臺積電在2011年就開始布局CoWoS了，并陸續獲得多個客戶訂單，但由于報價昂貴，加上相應的需求有限，因此，前些年的產能沒有明顯增加，但是，進入2023年以來，特別是AIGC需求爆發，臺積電開始大幅擴建CoWoS產線。目前，除了臺積電，英特爾、三星等芯片制造大廠也在加大先進封裝投入力度。英特爾方面，預計該公司最新先進封裝服務將在2026年投入量產。不同于其它競爭對手主要采用硅制程的中間層技術，英特爾選擇用玻璃基板，其成本會相對較高，業界采用該方案的廠商較少。對于趕超臺積電HBM先進封裝技術最為積極的是三星。2021年，三星推出了2.5D封裝技術H-Cube。今年9月，據Etnews報道，為了追上臺積電AI芯片的先進封裝，三星將推出名為FO-PLP的2.5D封裝技術。

據悉，FO-PLP可將處理器和HBM整合到硅中介層。據悉，FO-PLP的基板是方形，而臺積電的CoWoS是圓形基板，FO-PLP不會有邊緣基板損耗問題，但由于要將芯片由晶圓移植到方形基板，其作業較為復雜。近期，三星還推出了最新的封裝技術SAINT，包括SAINT S（垂直堆疊內存和CPU），SAINT D（用于CPU、GPU和內存的垂直封裝），SAINT L（用于堆疊應用處理器）。

消息人士稱，SAINT S已經通過了驗證測試，在與客戶進行進一步測試后，三星將于2024年推出相應的商業服務。最近，三星HBM3及其封裝服務通過了AMD的質量測試，后者計劃將這些芯片和服務用于其最新的GPU芯片Instinct MI300X。此前，AMD曾考慮使用臺積電的封裝服務，但由于后者的CoWoS產能嚴重供不應求，AMD不得不改變計劃。據韓國消息人士透露，三星還在與英偉達進行HBM3芯片技術驗證，并提供封裝服務。一旦工作完成，預計三星將負責英偉達H100 與HBM3的封裝，據悉，這兩家公司簽署了一項服務和供應協議。今年6月，三星成立了多芯片集成聯盟，目的是與存儲芯片公司、外包半導體封裝和測試公司（OSAT），以及芯片設計公司共同推進封裝技術。

在先進封裝技術研發方面，沒有芯片工廠的AMD也是不遺余力，特別是在HBM和GPU、CPU封裝方面。在ISSCC 2023國際固態電路大會上，AMD提出了多種新的封裝設想，其中之一是在服務器CPU模塊內部，直接堆疊內存，而且是多層堆疊。一種方式是將CPU模塊和內存模塊并排封裝在硅中介層上，另一種方式是在計算模塊上方直接堆疊內存，有點像手機SoC。

AMD表示，這種設計可以讓計算核心以更短的距離、更高的帶寬、更低的延遲訪問內存，還能降低功耗。如果堆疊內存容量足夠大，主板上的DIMM插槽都可以省了。AMD甚至考慮在Instinct系列GPU已經整合封裝HBM的基礎上，繼續堆疊DRAM，但只有一層，容量不會太大。這樣做的最大好處是一些關鍵算法可以直接在此DRAM內執行，不必在CPU和獨立內存之間往復通信，從而提升性能、降低功耗。AMD還設想在2D/2.5D/3D封裝內部，集成更多模塊，包括內存、統一封裝光網絡通道物理層、特定域加速器等，并引入高速標準化的芯片間接口通道（UCIe）。

04結語

3D封裝是未來發展方向，這種多層結構有很多優點：一、它通過增加芯片層次和連接方式，實現了更高的芯片集成度和功能密度；二、多層堆疊結構減小了整個芯片的體積，使得電子設備變得更加輕薄便攜；三、多層堆疊提供了更高的性能和效率，可進一步優化電子設備的處理速度和能耗。HBM所涉及的封裝已經是當下最先進的內存封裝技術了，不過，技術進步的腳步一直沒有停歇，在擴充現有先進技術產線的基礎上，各大廠商還在研發更具前瞻性的技術。

據悉，三星電子先進封裝（AVP）事業組正在研發新一代內存技術“Cache DRAM”，目標是在2025年開始量產。與HBM相比，Cache DRAM功耗效率可改善60%，延遲將減少50%。封裝技術方面，Cache DRAM與HBM也有很大區別，HBM是水平連接至GPU，Cache DRAM則是與GPU垂直連接。當然，不止三星，英特爾、臺積電、日月光等大廠都在開發新的內存封裝技術，但具體情況還不得而知。在研發先進封裝技術的道路上，需要解決的難題也很多，例如，隨著堆疊層數的增加，熱量的管理問題越來越凸出，因為在緊密堆疊的芯片中，熱量散發變得更加困難。對此，科學家們正在不斷尋找解決方案，以保持芯片高性能工作狀態的穩定性和可靠性。

審核編輯：黃飛