數(shù)據(jù)傳輸接口的存取效率

SDRAM的存取效率來自叢發(fā)模式以及同列存取，并且由此達(dá)到數(shù)據(jù)傳輸接口的傳輸速度。 如果要頻繁進(jìn)入同列存取那么還要在軟件層級(jí)之上對(duì)數(shù)據(jù)結(jié)構(gòu)與數(shù)據(jù)處理進(jìn)行優(yōu)化的安排;關(guān)于數(shù)據(jù)結(jié)構(gòu)的優(yōu)化像是先分析會(huì)被頻繁存取的數(shù)據(jù)字段，然后將這些數(shù)據(jù)字段合并在同一數(shù)據(jù)結(jié)構(gòu)， 使得這些數(shù)據(jù)字段可以儲(chǔ)存在主存儲(chǔ)器內(nèi)部的相同列地址;關(guān)于數(shù)據(jù)處理的優(yōu)化像是減少同時(shí)對(duì)不同數(shù)據(jù)結(jié)構(gòu)進(jìn)行交互運(yùn)算以及交叉存取。

如果發(fā)生叢發(fā)模式以及同列存取的機(jī)率太低，那么存取效率會(huì)大打折扣，并且數(shù)據(jù)傳輸接口的傳輸速度會(huì)低于DRAM單元的單獨(dú)寫入速度。 這從單一讀取以及單一寫入的命令序列來看則能明白這二者皆要執(zhí)行預(yù)充電，但是DRAM單元在寫入特性上不必進(jìn)行預(yù)充電，然而，這是為了配合叢發(fā)模式以及同列存取而設(shè)計(jì)成相同的命令序列，所以在SDRAM的傳輸技術(shù)之下， 軟件對(duì)于數(shù)據(jù)處理的設(shè)計(jì)也會(huì)影響程序代碼的執(zhí)行速度。 如果計(jì)算機(jī)軟件未能針對(duì)叢發(fā)模式進(jìn)行優(yōu)化，但又要提升執(zhí)行速度，這會(huì)有三種選擇，一是超頻，二是升級(jí)主存儲(chǔ)器，三是升級(jí)PC。

1T DRAM模塊的超頻性能

如果說3T DRAM是第一代DRAM技術(shù)，使用差動(dòng)放大器實(shí)現(xiàn)讀取功能的1T DRAM是第二代DRAM，那么在本文中的第三代DRAM技術(shù)是指取代差動(dòng)放大器且大幅提升讀取功能的存取技術(shù)。 1T DRAM的內(nèi)存單位是由一晶體管以及一電容器所組成的儲(chǔ)存單元，又稱為1T DRAM單元。 圖3顯示在單一儲(chǔ)存單元上進(jìn)行存取作業(yè)的波形，上半部份是使用差動(dòng)放大器的第二代技術(shù)，下半部份是第三代技術(shù)，此圖主要用于比較這二者完成讀取作業(yè)所需花費(fèi)的最長(zhǎng)時(shí)間。 當(dāng)這一電容器的儲(chǔ)存電壓(Vstorage)放電達(dá)到最小差異電壓(Min. ?V)時(shí)就必須立即進(jìn)行更新作業(yè)(即讀取)，所以此圖呈現(xiàn)有關(guān)讀取作業(yè)的最長(zhǎng)時(shí)間就等于是更新作業(yè)的最長(zhǎng)時(shí)間。 圖中標(biāo)示有tprecharge、tread、trewrite、twrite，這些技術(shù)用語依序?qū)?yīng)產(chǎn)品規(guī)格的tRP、tRCD、CL與CWL。 第三代技術(shù)無需tRP，除此之外，tRCD也很短暫且可由CWL替換CL，因此訪問速度接近SRAM，存取效率低于SRAM。

圖3：?jiǎn)我粌?chǔ)存單元進(jìn)行讀取作業(yè)的波形

圖4用于觀察SDRAM的命令序列對(duì)于不同存取技術(shù)所發(fā)生的變化，此圖用于比較第二代與第三代技術(shù)之間的存取效率。 SDRAM的命令序列有多種組合，其中讀取命令至寫入命令(READ to WRITE)最能突顯不同存取技術(shù)之間的差異。 第三代技術(shù)的讀取時(shí)間(tread)很短，于是CL值可以很小，但受到差動(dòng)頻率訊號(hào)以及DQM訊號(hào)的限制而不能等于0;另外，即使CL值等于1也還有回寫時(shí)間(trewrite)，所以第三代技術(shù)要以CWL值來替換CL值。

圖4：SDRAM的命令序列：讀取命令至寫入命令

參考三星電子(Samsung Electronics)產(chǎn)品型號(hào)為K4A4G165WD的產(chǎn)品規(guī)格表，其中有一規(guī)格是DDR4-1600 (11-11-11)，頻率時(shí)間(tCK)是1.25奈秒(ns)，CWL的正常值是9， 且小于CL值。 頻率時(shí)間的倒數(shù)是數(shù)據(jù)傳輸接口的頻率頻率;1600是數(shù)據(jù)傳輸接口的傳輸速度，SDR的傳輸速度等于頻率頻率，DDR的傳輸速度是頻率頻率的2倍;(11-11-11)所對(duì)應(yīng)的定義依序是CL、tRCD、tRP， 這些數(shù)值合稱為速度容器(speed bin)。 這容器在PC上就是北橋芯片組內(nèi)部的組態(tài)緩存器，必須在其儲(chǔ)存這些數(shù)值之后才能存取主存儲(chǔ)器。

在圖2中，tRCD以及tRP對(duì)應(yīng)頻率訊號(hào)的正緣，因此這二者的最小值是0。 在圖4中，CL的最小值受到頻率訊號(hào)的限制，因此是1;另外，特別標(biāo)示CWL及其數(shù)值在于表示當(dāng)正常工作時(shí)，CWL與tCK相乘之后的數(shù)值必須大于或等于儲(chǔ)存單元的寫入時(shí)間(twrite)。 當(dāng)執(zhí)行超頻時(shí)，若不增加CWL值則必須更加頻繁執(zhí)行更新命令，除此之外，由于IC的制程變異以及泄漏電流而導(dǎo)致每一儲(chǔ)存單元的訪問時(shí)間不一致，因此更容易發(fā)生數(shù)據(jù)錯(cuò)誤，所以為了穩(wěn)定性而必須增加CL值以及CWL值，甚至要特別降溫。 當(dāng)上述這些參數(shù)在相同的制造條件之下生產(chǎn)第三代DRAM技術(shù)時(shí)，速度容器的最小設(shè)定值可以是(1-0-0)，CWL值可同于上述的產(chǎn)品規(guī)格， 因此第三代DRAM技術(shù)的存取效率在尚未超頻之時(shí)就可超過以第二代DRAM技術(shù)所生產(chǎn)的超頻內(nèi)存模塊。

3T SRAM模塊的超頻性能

3T DRAM單元是首次實(shí)現(xiàn)DRAM的儲(chǔ)存單元，為了大幅減小IC的布局面積而發(fā)展到1T DRAM單元。筆者在當(dāng)年發(fā)現(xiàn)微處理器的頻率受到DRAM的限制而嘗試以三晶體管組成SRAM，這樣的布局面積大約與3T DRAM單元相似。如果將SDRAM換成同步靜態(tài)隨機(jī)存取內(nèi)存（SSRAM），那么在存取效率上是遠(yuǎn)高于第三代DRAM的，因?yàn)樗腃WL值可達(dá)到0，在這樣的條件之下假使沒有叢發(fā)模式以及同列存取也能趨近數(shù)據(jù)傳輸接口的傳輸速度。如果使用3T SRAM模塊進(jìn)行超頻，那么訪問時(shí)間會(huì)正比于晶體管的切換時(shí)間，并且溫度升高會(huì)減小切換時(shí)間，因此CL以及CWL的組態(tài)設(shè)定值不會(huì)因超頻而增加，也不必特別降溫。

總結(jié)

因?yàn)橛醒芯繄?bào)告指出DRAM單元在讀取時(shí)會(huì)發(fā)生軟錯(cuò)誤（soft error）而導(dǎo)致微處理器不能正常執(zhí)行程序代碼，所以要求DRAM模塊加入錯(cuò)誤糾正碼（ECC）。那么有誰反向思考過這問題：在微處理器以及芯片組內(nèi)部也有許多緩存器，為何這些研究報(bào)告沒有明確指示這些緩存器也要使用ECC來減少軟錯(cuò)誤呢？

在我們觀察第二代DRAM技術(shù)在單一儲(chǔ)存單元上進(jìn)行存取操作的波形圖之后就能得知差動(dòng)放大器的鑒別準(zhǔn)位非常低，所以比那些緩存器以及SRAM單元更容易受到干擾。超頻功能可以增加微處理器的處理速度，但對(duì)于大量數(shù)據(jù)的存取效率則取決于主存儲(chǔ)器的技術(shù)，而那些存取性能不佳的主存儲(chǔ)器更容易導(dǎo)致微處理器發(fā)生無操作時(shí)間（NOP time）來等候存取數(shù)據(jù)，因此在超頻之后有可能增加功率消耗，也難以經(jīng)由超頻功能來大幅提升對(duì)于零散數(shù)據(jù)進(jìn)行處理的速度。