晶體管尺寸縮小速度減慢，成本卻依然在快速飆升，盡管如此，業界仍在尋找5到10年之后的新型晶體管——尤其是對于2nm和1nm節點。

具體來說，業界正在為3nm的下一個主要節點確定和縮小晶體管選項。根據國際半導體技術路線圖（ITRS）2.0版，2.5nm和1.5nm這兩個工藝節點，預計將分別在2027年和2030年出現。

另一個機構微電子研究中心（Imec）在時間方面更加積極，稱將在2024年實現2.5nm左右的工藝節點。

很難預測3nm以下會發生什么。實際上，由于此領域存在眾多未知和挑戰，3nm及以下的工藝可能永遠不會實現。到那時芯片尺寸縮小最終可能失去動力。

目前及以后的幾代技術可能在5nm以下提供足夠的性能。當今領先的晶體管類型finFET可能會發展到5nm或3nm（取決于節點的定義方式），之后，在4nm/3nm，一些正邁向下一代GAA（GAA：gate-all-around）晶體管，finFET放置在一側，柵繞在其周圍。

但業界仍有可能需要GAA之外的新的更快的器件。在高性能計算、人工智能和機器學習復興之際，許多人認為很有必要盡可能地推動技術的發展。在未來，自動駕駛、5G、移動和服務器也需要更多的動力。所以在研發方面，業界正在研究2.5nm和1.5nm下的多種技術。在這些節點上，此行業可能會向以下這些方向發展：

O發展GAA 晶體管或開發更復雜的技術，如互補場效應晶體管（CFET）和垂直納米線晶體管。

O使用新材料調整現有的finFET，創建負電容場效應晶體管（negative-capacitance FET ：NC-FET）。

o將器件集成到高級封裝中。

圖1：下一代晶體管架構。來源：Imec / ISS

當然還有其他的選擇，但預測哪個會脫穎而出還為時過早。Intel高級研究員兼工藝結構與集成主管Mark Bohr說：「finFET是一個成功的創新。他們至少還可以發展一兩代。除此之外，我們還可以將材料換為鍺或III-V溝道。可能會有GAA，但目前還不清楚最終哪個會取代finFET。」

Bohr說：「無論是負電容場效應晶體管、GAA還是III-V溝道，你都必須認識到現代的邏輯產品要求非常苛刻。高的遷移率固然很好，但漏電流也必須很小，必須有低的亞閾值電壓和電源電壓。所以現在，我不確定在全面考慮目前CMOS可以實現的性能后，誰會是真正的贏家。在選出最后的贏家之前，我們還有其他

為什么要縮小？

多年來，集成電路增長引擎一直圍繞著摩爾定律，摩爾定律指出，每18個月晶體管密度翻一番。根據摩爾定律，為了降低每個晶體管的成本，每18個月，芯片制造商推出一個新工藝。

摩爾定律是可行的，但同時它也在發展。在每個節點上，工藝成本和復雜性都在飛漲，所以一個完全按比例縮小的節點的改變節奏從18個月延長到2.5年或更長。另外，大多代工廠客戶承擔不了遷移至更先進節點的費用。

并非所有人都在轉向領先的節點。28nm及以上的工藝仍有很大的需求。令人驚訝的是，200nm晶圓廠需求仍然強勁。聯電（UMC）的聯席總裁Jason Wang在最近的一次電話會議上表示：「2018年各個應用對8英寸的需求仍很強勁，包括RF開關的移動領域、微控制單元（MCU）、嵌入式領域及顯示領域。現在最具挑戰性的事情是實際管理客戶，因為現在的需求勢不可擋。」

不過，也有一些應用需要最新的工藝，例如機器學習、服務器和智能手機。

又如，D2S銷售基于圖形處理器的專用高端系統。該系統用于各種半導體制造應用。 D2S首席執行官Aki Fujimura說：「所以我們總是位于利用可用計算能力的邊緣，我可以非常有信心地說，我們還有很多通過計算能力來改進半導體制造的方式。我確信所有其它用于高性能計算的應用領域都有類似的情況。特別是隨著深度學習的興起，我預測7nm以下對更高性能計算的渴望將繼續增長。」

有些應用需要成熟和先進的工藝，例如，汽車尤其是自動汽車。TEL的高級技術人員Ben Rathsack說：「有兩種不同的生態系統。AI計算、車內的傳感器和控制器，對那些較老的節點技術的需求正在增加。然后是英偉達的處理器，它們可以做AI處理，當然，它們正在推動高端發展。」

同時，用于目前器件的制造工具已經準備好。但對于2.5nm和1.5nm來說，仍有一些差距。為了實現這些節點，行業需要以下新技術：

o新的光刻。7nm / 5nm需要極紫外（EUV）光刻技術。 然而， 3nm以下可能需要下一代EUV技術，稱為高數值孔徑（NA）EUV。

o選擇工藝。芯片制造商還需要更廣泛的選擇性沉積和蝕刻技術，使供應商能夠在精確的位置沉積和刻蝕材料。

o新的互連方案。 芯片的布線方案過于擁擠，需要新材料。

而且，在每個節點，缺陷越來越小，也更難找到。KLA-Tencor營銷與應用副總裁Mark Shirey說：「橫向縮放，即更密集的晶體管布局，需要檢測較小缺陷，也需要設計感知檢查和審查。垂直縮放推動了檢測和驗證隱藏缺陷的需求。」

Lam Research高級副總裁兼技術研究員David Hemker在最近的一次活動中說：「問題變得越來越困難和復雜。但這個行業普遍的一個現象是，復雜和困難也意味著機會。」

在談到摩爾定律和其它相關話題時，Hemker補充道：「我們非常看好摩爾定律可以繼續用在任何器件。我們希望達到3nm甚至更低，因此有很多選擇。」

正在進化的finFET

與此同時，今天，芯片制造商正在增加10nm / 7nm的 finFET。 在finFET中，電流的控制是通過在鰭三個側面的每一面加一個柵極來完成的。

圖2：FinFET與平面晶體管。 來源：Lam Research

根據ITRS路線圖，在7nm之后，之后的技術節點為5nm，3nm，2.5nm和1.5nm。但是，這些節點出現的順序不定，節點任意命名的，并不反映晶體管的規格。

那么finFET會持續多久？ IMEC半導體技術和系統執行副總裁An Steegen表示：「我們相信finFET會持續到5nm節點，當然，這取決于縮小柵間距的困難程度。如果稍稍放寬柵間距，finFET將持續更長時間。finFET之后，納米片——拉長的納米線，是很好的候選者。」

一些人認為，finFET的繼任者是下一代稱為橫向GAA晶體管技術。在2020年左右預計會發展到4nm和/或3nm，GAA是finFET進化的下一步。

兩種主要類型的全柵FET是納米線FET和納米片FET。在納米線FET中，細線用作通道，納米片FET則將片狀材料用作通道。

圖3：（a）finFET，（b）納米線和（c）納米片的橫截面模擬。來源：IBM

GAA對門有更好地控制，提高了性能，減小了泄露。應用材料公司（Applied Materials）技術項目總經理Mike Chudzik說：「這種改進的門控制可以繼續使門長度得以縮小。」

使用現在的晶圓廠工具和設計技術可以發展GAA器件。例如，芯片制造商可以利用設計技術協同優化這種成熟技術。

這里的想法是每個節點下減少標準單元layout的軌道高度和單元大小。標準單元是設計中的預定義邏輯單元。這些單元放置在一個網格中。軌道定義了標準單元layout的高度。例如，根據Imec的說法，7nm下可能有6軌道高度的單元，使器件的柵間距為56nm，金屬間距為36nm。

根據Imec的說法，4nm / 3nm下涉及5.5-4.5軌道高度的layout，使柵極間距從36nm到42nm，金屬間距從21nm到24nm的器件成為可能。

圖4：縮放增強器（scaling boosters）下的單元庫縮放。 來源：Imec

基于路線圖，橫向納米線/納米片FET可以從4nm / 3nm發展到約2nm，這意味著該技術可能僅持續一或兩個節點。

在2nm下，該行業面臨一些障礙。理論上說，2nm器件將由3軌高度layout構成，但至少現在這種類型的方案很難想象。Imec的項目總監Diederik Verkest說：「制造一個標準的單元至少需要3軌道高度。使用這種架構，會非常有挑戰性。」

總而言之，這個行業可能需要一個新的解決方案。 但芯片制造商不想從頭開始。 而傾向于基于現有的工作和制造技術進行改進。

圖5：Imec對晶體管路線圖的看法。

Imec提出了兩種選擇——互補場效應晶體管（CFET）和垂直納米線。 針對2.5nm及以下的工藝，CFET是一種更復雜的全柵型器件。傳統的全柵場效應晶體管將多條p型導線堆疊在一起。在單獨的器件中，晶體管彼此堆疊n型導線。

在CFET中，是將nFET和pFET導線相互堆疊在一起。CFET可以將一個nFET堆疊在pFET導線的頂部，或者將兩個nFET堆疊在兩個pFET導線的頂部。

由于CFET將n型和p型器件疊放在一起，這樣晶體管有一些優點。Verkest說：「主要好處是面積，面積縮放帶來了功率和性能上的優勢。就靜電控制而言，CFET與一般的納米線相同，它們都是GAA結構。」

其它的好處還不清楚。CFET可以使面積縮的更小，但它樣與傳統GAA晶體管的規格大致相同。

CFET更難制造，可能需要更高的結構。這反過來可能意味著更高的電容。

另一種解決方案是垂直納米線FET（VFET）。橫向GAA晶體管將導線水平堆疊。 相反，VFET垂直地堆疊導線。 源極，柵極和漏極堆疊在一起。這意味著面積會有所增加。

圖6：橫向納米線FET與垂直納米線。 FET來源：Imec

VFET有一些缺點。VFET是縮放SRAM的有效器件，但它不是一個縮小邏輯單元的器件。

VFET也很難在晶圓廠制造，但該技術已在實驗室中得到證明。在IEDM上，Imec、Lam Research和KU Leuven提交了一篇關于垂直納米片和III-V材料的VFET論文。 在該工藝中，圖案通過電子束光刻在結構上形成。 根據此論文，通過蝕刻表面，形成直徑范圍從25nm到75nm，陣列為1到100的垂直納米線。

什么是負電容場效應晶體管？

還有其他選擇。 2008年，普渡大學（Purdue University）的研究人員提出了負電容FET（NC-FET）的想法。

針對3nm及以下工藝，NC-FET不是新器件。一個NC-FET采用現有的晶體管和基于氧化鉿的高k /金屬柵疊層，然后，柵極疊層被修改為鐵電性質，產生遠低于60mV/decade極限的陡峭的亞閾值斜率器件。

圖7：負電容FET。 資料來源：PeterGrünberg半導體納米電子學研究所

平面器件、finFET甚至GAA器件都可以使用鐵電性質進行改進，只要它包含氧化鉿。 Applied的Chudzik說：「基本上，鐵電體就像電壓放大器。你輸入一個電壓，由于它相互作用的方式，會放大電壓。這就是得到增強的亞閾值斜率的原因。」

圖8：NC-FET原理圖。 來源：SRC，內布拉斯加大學林肯分校

NC-FET與隧道FET（TFET）屬于同一類別，都可用作未來陡峭的亞閾值晶體管。雖然，TFET與NC-FET不同，TFET需要一個全新的結構。

NC-FET與一種稱為鐵電FET（FeFET）的技術有關。 NC-FET和FeFET都利用氧化鉿中的鐵電特性。

FeFET和NC-FET不同。正在開發FeFET的公司Ferroelectric Memory Co.（FMC）的首席執行官StefanMüller說：「最重要的區別是，NC-FET用于邏輯，而FeFET用于存儲。一般而言，NC-FET是沒有非易失性存儲性質的邏輯器件，FeFET是一種非易失性存儲器件。」

在這兩種情況下，將鐵電材料夾在兩種其它材料之前并通過沉積將其沉積到基于鉿的柵極疊層中。Müller說：「在 FeFET中，希望使鐵電體和硅體材料之間的緩沖區盡可能薄，這與數據保留有關。緩沖層越薄，數據保留越好。NC-FET不同，NC-FET晶體管不用保留數據。也就是說，鐵電體和硅體之間的緩沖層的要求不同。」

舉例來說，GlobalFoundries最近發表了一篇關于14nm finFET測試的論文，該論文在柵堆疊中結合了摻雜的二氧化鉿鐵電層。 GlobalFoundries將其稱為14nm鐵電finFET，可以歸類為具有負電容的finFET或NC-FET。

在14nm finFET中，GlobalFoundries測試厚度為3nm，5nm和8nm的鐵電層。他們還測試了1.5nm的未摻雜層。GlobalFoundries高級技術人員Zoran Krivokapic說在論文中說：「我們發現8nm薄膜仍可以產出功能器件（functional device）。 鐵電器件顯示改進的亞閾值斜率低至54mV / dec。這是我們第一次展示帶有鐵電器件的環形振蕩器可以在類似于常規電介質的頻率下工作，而改善的亞閾值斜率降低了它們的有功功率（active power）。」

雖然NC-FET面臨一些挑戰，但Applied的Chudzik說：「有很多的希望和興趣，也有很多未解決的問題。有了柵，放置鐵電材料的體積有限。鐵電材料很厚，50到80埃。這將使現代finFET與它的差距減小。該行業已經處于7nm，所以他們需要不改變其鐵電性質的前提下縮小這種材料。可靠性是一個挑戰。由于一些寄生效應，也可能會有一些獨特的器件設計限制。」

其他解決方案

IC制造商也在尋求芯片縮小的替代方案。其中一個想法是將多個器件放在一個高級封裝中，這樣可以在較低的成本下提供與縮放器件相同的功能。

有人稱此為混合縮放或異構集成。Imec的Steegen說：「我不認為人們會說，‘現在我們將停止器件縮放，切換到混合縮放，想一下現在的封裝，不同的堆疊方式用于一種封裝，你可以看到這已經成為混合縮放的一種形式。你可以說它現在已經開始，也可以繼續在這條道路上前進。

下一步是什么？ 超過1.5nm，路線圖將看不到“陽光”。在Imec的路線圖上，有幾種未來科技，如TFET和自旋波器件，也可能是3D納米結構（3D NAND的邏輯版本）。

這些未來器件將需要新的工具和材料，也需要資金。

很明顯，比5nm以下出現的問題還要多。也許GAA是答案，也許研究人員會偶然發現一種新技術。當然，今天的技術可能會持續更長時間，推開這些新型晶體管的需求。