作為全球技術最先進的廠商之一，英特爾在10nm工藝上的一再拖延已經讓業界對其Tick-Tock更新頻率的質疑，乃至擔心摩爾定律是否繼續延續。但日前，Intel一口氣推出了10nm的各項細則，并對10nm寄于了厚望，也發布了22nm FDSOI工藝，叫板Globalfoundries。我們來看一下全球半導體巨頭的“大動作”。

提議的晶體管密度度量方法

英特爾今年將開始制造10nm芯片，它提出了一種引領行業晶體管密度度量方式，迫使競爭對手采用。另外，它宣布推出一款22nm低功耗FinFET（鰭式場效應晶體管）節點，通過全耗盡型絕緣層上硅技術（FD-SOI）與Globalfoundries等對手競爭代工業務。

英特爾的10nm工藝每平方毫米將封裝10080萬個晶體管。據估計，目前臺積電和三星生產10nm工藝，晶體管密度只有它的一半。

英特爾度量方法的平均密度是指小型和大型邏輯單元的密度。具體而言，它使用的是有兩個有源柵極的雙輸入與非單元，以及一個有多達25個有源柵極的掃描觸發器單元。

工藝架構與整合的資深研究員兼總監Mark Bohr說：“我認為這是一個全面、量化和誠實的指標。我認為，臺積電和三星過去曾采用它，但我猜他們不太好再用這個度量了。”

英特爾建議競爭對手重新使用這個密度度量方法來定義節點。

乘法門間距和單元高度的現有度量體現了節點相對數量的增加，而不是節點能力絕對數值的提升。此外，它不包括英特爾提出的密度度量方法所包含的各種因素。Bohr補充道。

無論是哪種度量方法，英特爾表示，都將在今年下半年開始制造10nm Cannonlake芯片，這在它推出14nm工藝的三年后。預計升級10nm工藝將繼續著為期三年的節奏，兩次年度升級可稱為10+和10++。

英特爾晶圓廠和銷售團隊執行副總裁Stacy Smith表示：“即使節點之間的升級時間較長，我們也將保持與晶體管曲線相同的成本，我們預計10nm這一代仍將繼續這種情況。”

有趣的是，英特爾的14nm++表現出的性能高于它最初的10nm工藝。然而10nm節點可以提供低功耗、高密度。

英特爾對于其10nm節點透露了比以往更多的細節。x86巨頭需要通過對比競爭對手臺積電和三星正在進行的10nm工藝，更進一步地展示其優勢，

具體而言，英特爾的10nm節點包括：

34nm鰭片間距

53nm 鰭片高度

36nm 最小金屬間距

272nm 單元高度

54nm 柵極間距

英特爾聲稱，節點展現了行業中最緊密的柵極間距和金屬間距，標志著行業首次使用自對準四重圖案成形技術（self-align quad patterning）。相比于14nm節點時，FinFET（鰭式場效應晶體管）的高度和密度提高了25%。

英特爾描述了晶體管的兩個創新，以補償更多光刻圖案步驟帶來的成本上漲。有源柵極上接觸（contact-over-active-gate，COAG）有助于提供額外10％的密度；10nm時，單個而不是雙虛擬柵極提供了額外的縮放優勢。

英特爾聲稱其10nm工藝的節點密度是其競爭對手的兩倍。（圖片來源：英特爾）

對10nm不吝贊美，對度量方法褒貶不一

分析師對英特爾的10nm節點印象深刻，但對于晶體管密度是否是衡量競爭節點的最佳指標褒貶不一。他們表示，在28和16nm競爭日益激烈的情況下，現在還不清楚誰會贏得這一重大前沿業務。

市場觀察家VLSI研究公司總裁G. Dan Hutcheson表示：“現在是時候擺脫這些利用節點名稱搞的市場營銷手段了，讓大家看看節點的真面目……摩爾定律總是關于密度。”

他表示，進行芯片級別拆解的獨立分析師能夠使用公式來檢驗芯片密度。但是較大的尺寸（例如cm2）將使得對照更接近真實SoC的大小。

Gartner半導體集團研究副總裁Bob Johnson說：“我們需要客觀地比較節點名稱的擴展，顯示出與它們的名稱無關的維度。”

臺積電的一位發言人說，先前基于柵極密度的度量方法比現在基于單元高度要好得多。

她表示：“我不知道英特爾如何進行新的計算。它的Broadwell（第一代14nm CPU）每平方毫米有1840萬個晶體管，但在新的度量方法下，每平方毫米突然有了3750萬個晶體管。他們在玩文字游戲嗎？”

臺積電發言人還注意到，密度本身并不能直接轉化為芯片尺寸。她說，布局和其他設計規則都是影響芯片尺寸和競爭力的重要因素。

分析師Hutcheson表示：“看到英特爾10nm工藝中的數字，我震驚了。”

Linley集團的David Kanter同意這種觀點，他表示：“這是令人印象深刻的密度……但英特爾提出的觀點不到生產就無法證實。然而，英特爾的制造工藝會繼續領先，問題是轉化到產品中的是什么。”

Kanter 稱贊英特爾的COAG晶體管進步。然而，直到公司發布如何制造COAG器件，才能清楚能否將該設計作為一種優化接觸電阻的新方法，進而區分其工藝。

對于新的22FFL，Hutcheson指出，Globalfoundries 和英特爾的代工團隊都面臨著來自競爭對手在IP（知識產權）方面的挑戰，例如臺積電在28nm的IP。

英特爾對于其10nm工藝透露了不同以往的大量細節。

FinFETs與 FD-SOI之爭

英特爾的22FFL相比于平面28nm具有成本和功耗優勢

英特爾將在今年年底前啟動22FFL節點，明確針對來自Globalfoundries等公司利用FD-SOI技術制造的用于移動設備和物聯網的同類芯片。0.5 PDK已經準備就緒，并將出現在6月份的1.0版本中。

相比于同行的28nm，它的工藝包括漏電流小100倍的高性能晶體管和低功耗晶體管。它的目的是通過簡化設計規則和用于14nm FinFET的內部連接參與28nm的成本競爭。

Intel的首席財務官Smith最近表示：“我們認為這是業界最簡單易用的FinFET工藝，服務大眾的FinFET。”

具體而言，該22FFL工藝支持：

45nm 鰭片間距,

108nm 柵極間距

90nm 采用單一圖案成形技術的金屬間距

630nm邏輯單元高度

1880 萬晶體管/mm2

0.88mm2 SRAM位單元

英特爾的第一代FinFET 22nm節點的柵極間距和金屬間距明顯松散，分別為90nm和80nm。

Bohr展示了22FFL的漏電流數據，他提出的包括亞閾值、柵氧化層和結漏電流。他表示：“所有三個問題都表明節點對于任何主流技術都擁有最小的漏電流。”

英特爾拒絕提供22FL和22nm FD-SOI之間的具體比較。然而，它的內部產品有的已經被設計為22FL，并希望吸引代工客戶。

英特爾客戶和物聯網業務和系統架構集團總裁Murthy Renduchintala說：“我們今后的路線圖在物聯網和網絡等領域將會更加廣闊，這使我們能夠獲得差異化的業績。”

Globalfoundries的產品管理高級副總裁Alain Mutricy回應了Intel的22FFL的消息。Mutricy說：“我們的生產過程完全符合生產要求，我們看到客戶需求旺盛，50多個客戶積極參與到諸如移動設備、物聯網和汽車等高增長領域。”

在一篇博客中，Mutricy指出，臺積電和英特爾已經宣布了22nm工藝，這發生在Globalfoundries宣布其FD-SOI計劃的兩年后。他寫道：“這項工作展示了前所未有的創新，它發生在高級節點上，相比于最前沿技術又邁進了一到兩步。”

他補充說：“德國德累斯頓的Fab 1工廠完全符合Globalfoundries的22nm工藝生產要求。公司計劃到2020年將德累斯頓22nm晶圓廠的產能提高40％。”

此外，Globalfoundries于二月份宣布，將于2019年在中國開始合資制造22nm FD-SOI產品，并于去年在德累斯頓進行了后續的12nm FD-SOI工藝計劃。“我們期望其他公司追隨我們的12FDX領先技術。”他寫道。

臺積電發言人說：“臺積電的22ULP節點將推動更好的RF元件，它在低功耗物聯網市場非常具有競爭力。”

14nm的更多詳細信息，代工廠

最后，英特爾提供了關于其當前14nm工藝（即現在的第三個變種14++）的更多細節。英特爾已經在14nm節點生產了三代x86處理器，以及Stratix 10 FPGA。 到今年年底，也將利用14nm節點生產LTE調制解調器。

具體而言，英特爾的14nm節點使用：

42nm 鰭片間距

52nm 內部連接間距

70nm 柵極間距

399nm 單元高度

3750萬晶體管mm2

0.050mm2 SRAM單元

英特爾公司互聯技術和集成總監Ruth Brain表示，英特爾采用自對準雙重圖案成形技術，這可以使成本低于使用光刻蝕技術的其他芯片制造商。

英特爾并沒有公布任何新客戶的新生代工服務。不過，英特爾在代工廠主管領導的活動上，在IP和EDA專家小組中間獲得了好評。

Synopsys首席執行官Aart De Geus表示，英特爾的定制代工廠擁有多個回頭客戶，如果你不能成功交付產品，就永遠不會得到它。

“代工廠現在準備好了迎接黃金時間”，ARM公司銷售和聯盟高級副總裁Will Abbey說，該公司與英特爾的代工廠合作了大約10個月。