數(shù)據(jù)中心設(shè)備制造商長期以來一直熱衷于利用FPGA可能實現(xiàn)的大規(guī)模并行性，以在高效的功率預(yù)算內(nèi)實現(xiàn)與需求保持同步所需的處理性能和I/O帶寬。然而，傳統(tǒng)上，在FPGA中實現(xiàn)硬件計算平臺一直是一項復(fù)雜的挑戰(zhàn)，需要設(shè)計人員處理一些最低級別的硬件實現(xiàn)。

盡管一些最新的FPGA設(shè)計方法結(jié)合了高級綜合（HLS）工具和軟件編程語言（如OpenCL，C和C ++）簡化了任務(wù)，并沒有消除對專業(yè)FPGA設(shè)計專業(yè)知識的需求。需要一種高級工作流程，允許軟件工程師將FPGA用作軟件定義的計算平臺，而無需硬件設(shè)計的痛苦。為滿足這一需求，此類工作流應(yīng)該能夠：

從純軟件代碼創(chuàng)建功能硬件

合并現(xiàn)有硬件IP塊，如果

推斷并創(chuàng)建所有支持硬件（接口，控制，時鐘等）。

支持使用商用，現(xiàn)成的電路板和自定義平臺

通過構(gòu)造確保生成的硬件正確，從而消除硬件調(diào)試

僅支持使用標(biāo)準(zhǔn)軟件調(diào)試工具調(diào)試功能塊

考慮一個包含兩個基本功能的軟件算法：將數(shù)據(jù)處理成一個函數(shù)，然后發(fā)送到另一個函數(shù)進行進一步處理。從軟件的角度來看，這個實現(xiàn)就像調(diào)用Function1（），然后單獨調(diào)用Function2（）一樣簡單，使用指向要處理的數(shù)據(jù)位置的指針。

圖1對數(shù)據(jù)執(zhí)行的功能

實施此類在沒有正確的硬件抽象工具流程的基于FPGA的硬件平臺上的算法將要求軟件開發(fā)人員提出類似于圖2中的硬件設(shè)計（其中內(nèi)核1和內(nèi)核2各自相應(yīng)）功能1和功能2的硬件實現(xiàn)。

圖2使用雙功能算法的詳細硬件實現(xiàn)傳統(tǒng)的FPGA工具

硬件設(shè)計需要包括控制平面和數(shù)據(jù)平面。控制平面是執(zhí)行引擎，它生成時鐘和重置，管理系統(tǒng)啟動，編排數(shù)據(jù)平面操作，并執(zhí)行所有內(nèi)務(wù)處理功能。數(shù)據(jù)平面實例化并連接處理元素，內(nèi)核1和內(nèi)核2，以及讀取數(shù)據(jù)和寫入處理數(shù)據(jù)所需的必要I/O接口。在圖2中所示的示例中，這些接口是以太網(wǎng)和PCI Express（PCIe）。

熟悉的挑戰(zhàn)

沒有特定硬件專業(yè)知識的軟件開發(fā)人員可以使用高級綜合工具（如 Vivado HLS ）生成內(nèi)核1和內(nèi)核2，以編譯軟件函數(shù)Function1（）和Function2（ ）用C或C ++編寫的VHDL或Verilog的FPGA硬件描述。但是，使用HLS工具無法生成設(shè)計的非算法元素，如接口，控制，時鐘和復(fù)位。需要硬件設(shè)計人員將其創(chuàng)建為自定義IP。獲取這些元素并連接它們的工作帶來了另一個挑戰(zhàn)，因為某些元素可能不容易獲得，或者可能具有不同類型或大小的接口以及不同的時鐘要求，特定的啟動順序等等。

實施設(shè)計同樣面臨嚴峻挑戰(zhàn)。這些包括將設(shè)計映射到所選FPGA平臺的資源，生成適當(dāng)?shù)募s束，并確認在FPGA硬件上進行邏輯綜合和實現(xiàn)后滿足這些約束。即使是經(jīng)驗豐富的硬件設(shè)計人員也可能需要數(shù)周才能在新的FPGA硬件上實現(xiàn)最簡單的設(shè)計。

新方法

PLDA集團是嵌入式電子系統(tǒng)和IP的開發(fā)商，它創(chuàng)建了QuickPlay，允許軟件開發(fā)人員完成這些任務(wù)，從而在FPGA硬件上部分或全部實現(xiàn)CPU的應(yīng)用程序。在這種以軟件為中心的方法中，設(shè)計人員首先開發(fā)硬件引擎的C/C ++功能模型，然后使用標(biāo)準(zhǔn)C/C ++調(diào)試工具驗證功能模型。然后指定目標(biāo)FPGA平臺和I/O接口（PCIe，以太網(wǎng)，DDR，QDR等），最后編譯和構(gòu)建硬件引擎。

為了使這個過程無縫工作，必須保證生成的硬件引擎與原始軟件模型的功能相同。這意味著模型必須是確定性的，因此它將產(chǎn)生與硬件相同的結(jié)果，無論硬件實現(xiàn)運行得多快。不幸的是，大多數(shù)并行系統(tǒng)遭受不確定性執(zhí)行。例如，多線程軟件執(zhí)行取決于CPU，OS，以及在同一主機上運行的非相關(guān)進程。多次運行相同的多線程程序可能會有不同的行為。

硬件中的這種非確定性需要在電子波形級別調(diào)試硬件引擎本身。這將破壞針對軟件開發(fā)人員的工具的目的，但QuickPlay的數(shù)據(jù)流模型保證了確定性執(zhí)行，而不管執(zhí)行引擎如何。該模型由并發(fā)功能組成，稱為內(nèi)核，與流通道通信，這與軟件開發(fā)人員如何在白板上繪制應(yīng)用程序相關(guān)聯(lián)。任何內(nèi)核的內(nèi)容都可以是任意的C/C ++代碼，第三方IP，甚至是HDL代碼。

QuickPlay設(shè)計流程非常簡單，如圖3所示。

圖3QuickPlay編譯和執(zhí)行流程

仔細研究設(shè)計流程

第1階段：純軟件設(shè)計。 FPGA設(shè)計是通過在C中添加和連接內(nèi)核，并使用開發(fā)軟件指定通信通道來創(chuàng)建的。 QuickPlay IDE提供了一個C/C ++庫和API來創(chuàng)建內(nèi)核，流，流端口和內(nèi)存端口，以及讀取和寫入流端口和內(nèi)存端口。

第2階段：功能驗證確保軟件模型正常工作。該模型在桌面上編譯并使用測試程序執(zhí)行，該測試程序?qū)?shù)據(jù)發(fā)送到輸入，從而驗證輸出的正確性。

階段3：然后從軟件模型生成FPGA硬件。在此階段，使用簡單的下拉菜單選擇目標(biāo)FPGA平臺和映射到設(shè)計輸入和輸出端口的物理接口。

階段4：系統(tǒng)執(zhí)行類似于功能驗證，除了FPGA設(shè)計在選定的FPGA板上運行，而主機應(yīng)用程序仍在軟件中運行。實際數(shù)據(jù)可以流入和流出FPGA板。在此階段可以運行比在功能驗證期間更多的測試。

階段5：系統(tǒng)調(diào)試。即使在硬件中執(zhí)行功能后發(fā)現(xiàn)錯誤，也無需在硬件級別進行調(diào)試，因為QuickPlay可確保軟件模型與硬件實現(xiàn)之間的功能等效。軟件版本中也存在硬件版本中的任何錯誤。

階段6 :(可選）優(yōu)化。雖然QuickPlay構(gòu)建的整個基礎(chǔ)架構(gòu)在性能和利用率方面都非常高效，但設(shè)計的整體質(zhì)量將取決于用戶創(chuàng)建的內(nèi)核的質(zhì)量。由于通用C代碼不會產(chǎn)生最有效的硬件實現(xiàn)，因此軟件開發(fā)人員可以遵循一些技術(shù)和指南來大大提高HLS生成代碼的效率。進一步優(yōu)化也可以通過使用Vivado HLS或在HDL中重新編碼某些內(nèi)核來完成。

摘要

這種簡單的方法為大量軟件工程師開放了基于FPGA的計算，他們現(xiàn)在可以使用熟悉的技術(shù)在軟件中進行建模，然后構(gòu)建系統(tǒng)和硬件測試。目前還沒有其他工具采用這種方法，也沒有提供軟件工程師可以在源級別專門設(shè)計和調(diào)試的框架。

生成的硬件效率也使QuickPlay成為硬件工程師尋找的好工具通過讓QuickPlay處理平凡的硬件設(shè)計任務(wù)來節(jié)省數(shù)周或數(shù)月的設(shè)計工作，同時他們專注于真正的增值：處理內(nèi)核。

QuickPlay的數(shù)據(jù)流計算模型使其成為理想的選擇大量的FPGA應(yīng)用，無論是純CPU協(xié)同處理，CPU采集數(shù)據(jù)的預(yù)處理還是后處理，還是僅涉及不涉及CPU的系統(tǒng)（網(wǎng)絡(luò)，廣播，視覺，醫(yī)療等應(yīng)用）無線，HPC等。）