大多數電子系統使用存儲器組件來存儲可執行軟件或存儲數據，因此精確存儲器模型的可用性是大多數功能驗證策略的基礎。在經過驗證的基于標準的庫中提供這些模型至關重要。本文介紹了您應該在這些模型中尋找的品質，并介紹了一個新的庫，我覺得它提供了這種最全面的解決方案，并支持任何類型的仿真環境和所有三個業界領先的仿真器。

內存模型要求

出于驗證建模的目的，可以將存儲器設備抽象為存儲陣列的信號級協議接口。信號級接口必須符合存儲器協議的時序和行為，這可以在行業標準中指定，例如用于DDR3的JEDEC JES79-3F標準，或者在特定情況下，它可以在設備制造商的數據表。存儲陣列的實現方式對用戶來說不是直接可見的，但對于仿真模型，通常使用SystemVerilog數據結構或優化的C數據結構來實現。

圖1：內存設備模型的通用抽象

在測試平臺中使用內存模型時，它被實例化為連接到內存控制器的組件，它既可以是被測設計，也可以是被測設計的一部分。使用存儲器模型協議前端的信號訪問存儲器，并將數據傳入和傳出模型的存儲陣列。前端協議的復雜性因存儲器類型而異，但它可能涉及使用控制和狀態寄存器與存儲器狀態空間交互的并發傳輸。從某些類型的內存（例如DDR）獲得不錯的性能依賴于控制器識別某些類型的數據流量并重新組織內存訪問以優化內存中的訪問速率。這種復雜程度要求高保真存儲器模型不僅要重現真實存儲器設備的復雜行為和時序，還要確定控制器優化是否有效。

前門訪問存儲器通過協議接口對于功能驗證是必需的，但是將數據傳入和傳出存儲器確實需要時間;因此，后門接口用于直接加載或卸載存儲器存儲陣列。后門接口通常用于在存儲器模型中加載可執行軟件映像，或者它可以用于加載將由硬件加速器操縱的數據內容。后門接口還可用于在測試期間檢查內存內容，或者在測試結束時將內存數據與黃金參考進行比較。后門接口也可以耦合到內存調試器，以允許交互式查看和更改內存內容。

除了提供這種有用的前后門功能外，還需要其他功能來增強內存的可用性。用于驗證的內存模型。內存模型應該提供一種檢查正在遵循內存協議并在出現錯誤時標記錯誤的方法。這通常通過使用在發生錯誤時觸發的斷言來支持，從而更容易找到問題的根本原因。內存模型應提供功能覆蓋監視器，以跟蹤協議的使用方式。這可用于檢查內存控制器是否已經過徹底驗證，或者了解哪些模式的協議操作尚未經過測試。支持調試內存協議對于有效跟蹤錯誤來源也很重要。

Mentor內存庫

Mentor Graphics最近推出了一種全新的綜合內存驗證IP庫，旨在滿足對精確內存仿真模型日益增長的需求。新發布的Mentor內存模型庫包含25種最常用的內存類型。通過配置，該庫支持基于內存設備的數千個模型，用戶可以創建自己的配置，允許支持幾乎無限數量的模型。

表1：當前支持的內存模型類型通過Mentor內存庫

全部庫中可用的模型既可以用作獨立的內存模型，也可以用作UVM代理，支持任何類型的模擬環境。這些模型適用于所有三個主要的EDA仿真平臺 - 來自Mentor Graphics的Questa，來自Cadence的Incisive和來自Synopsys的VCS。

內存模型打包為SystemVerilog模塊，其引腳對應于建模的內存類型。這允許它們被實例化為設計網表中的組件或測試工具的頂層。模型響應前門訪問的信號級協議，并提供庫中通用的后門API。

模型為每種類型的內存模型提供全部功能和時序精度。這包括可選的功能模式設置和對高級操作的支持，例如訓練和調平，用于微調高速協議接口（如DDR4）的響應。

模型的時序和行為是高度可配置的，允許它們被調整以具有真實存儲設備的個性。每個內存模塊都有一個MANUFACTURER和一個PART_NUMBER參數，允許您指定模型應該表現的設備。這些參數在模擬開始時用于在模型中設置適當的配置選項。可以將這些部件號參數的值更改為模擬器命令行選項。這使得可以更改建模的零件而無需重新編譯設計和測試平臺，這對于檢查第二個源組件是否可以在系統設計中工作非常有用。

Mentor支持內存模型VIP配置GUI，允許您在GUI創建的測試平臺中實例化特定的內存組件模型，或者創建可由內存組件加載的配置文件。通過GUI，您可以訪問特定內存類型的所有可用配置選項，包括時序參數。這允許您創建自己的內存模型變體來探索特定的角點情況。 GUI生成的配置文件的路徑是內存模塊的另一個參數，如果指定，則覆蓋MANUFACTURER和PART_NUMBER配置。

圖2：內存模型框圖

模型有一個API，因此您可以在模擬過程中重新配置它們。 API允許指定新的設備部件號或使用不同的配置文件。使用這種方法幾乎可以對模型進行任何更改。但是，您必須確保行為中的任何更改都發生在測試中的合理位置，并且您必須意識到模型可能需要重新初始化或訓練，具體取決于重新配置的范圍。

內存模型具有其他模塊級參數，可提供可選的驗證功能。使用ENABLE_FUNC_COV參數激活內存協議的功能覆蓋監視器。使用ENABLE _TXN_LOG參數打開內存事務記錄器。內存事務記錄器可寫入模擬器腳本或指定的日志文件，輸出可用于跟蹤內存級模擬活動。

由于內存模型構建在Mentor Verification IP之上在體系結構方面，它們具有內置的事務調試工具，允許在波形窗口中查看協議活動以及其他設計級信號。此功能將內存訪問抽象為高級事務，從而可以輕松了解內存協議在任何時間點發生的情況。

即時模型重新配置

Mentor內存模型的一般用例是獨立模型，代表系統級別的內存設備。在這種情況下，它們在測試用例的持續時間內對設備的行為進行建模，并且不進行重新配置。但是，存在一些內存控制器驗證方案，其中在模擬過程中更改模型的時序或行為是有用的。內存模型以三種方式之一支持。可以使用運行時API調用（指定新的部件號或新自定義配置文件的路徑）對模型配置進行重大更改以更改部件號或將其重新配置為自定義配置。通過在模型本身中直接設置配置變量，可以進行較小的運行時更改。

每個模型的所有可用配置變量都記錄在庫提供的綜合在線文檔中。例如，通過在運行中改變適當的定時變量，可以進行微妙的定時改變以檢查存儲器控制器是否能夠應對延遲的定時響應。

表2：內存模型模塊參數

可以使用Verilog或VHDL測試平臺中的分層引用或SystemVerilog UVM測試平臺中的虛擬接口句柄對配置變量進行更改。該模型將其虛擬接口句柄的引用放入UVM uvm_config_db數據結構中，UVM測試平臺中的組件可以通過這種方式引用模型的配置參數。提供模塊級參數以自定義用于存儲和檢索uvm_config_db模型虛擬接口句柄的路徑和鍵字符串的命名。

結論

Mentor內存模型庫提供了全面的內存建模解決方案，并提供了廣泛的配置選項，可以非常輕松地對特定設備部件或自定義部件進行建模。這些模型具有內置的高級驗證功能，可用于任何形式的基于仿真的驗證環境，并且有資格在Questa，Incisive和VCS模擬器上運行。