同步復位和異步復位都是狀態機的常用復位機制，圖1中的復位電路結合了各自的優點。同步復位具有時鐘和復位信號之間同步的優點，這可以防止時鐘和復位信號之間發生競爭條件。但是，同步復位不允許狀態機工作在直流時鐘，因為在發生時鐘事件之前不會發生復位。與此同時，未初始化的I/O端口可能會遇到嚴重的信號爭用。

異步復位的優點是允許狀態機運行至直流時鐘。此操作是可能的，因為當復位信號獨立于時鐘發生時，異步復位立即初始化狀態機。不幸的是，異步復位可能導致復位信號和時鐘之間的競爭條件。競爭條件可能會導致問題，包括亞穩態或錯誤狀態初始化。

復位電路在檢測到異步復位信號后立即置位復位信號。但是，該電路還使復位釋放與時鐘同步。該電路使用該同步異步復位信號來驅動使用觸發器和異步復位輸入的狀態機。

復位電路由兩個背靠背D觸發器組成，可同步異步復位信號。此外，異步復位會使D觸發器輸出立即變為低電平。圖1還顯示了電路Verilog描述的相應信號名稱（清單1），您可以立即將其合并到設計或仿真中。使用Altera Max + PlusII的清單1中的Verilog代碼的仿真波形。觀察到當系統斷言輸入復位信號irst_n時，電路立即斷言輸出復位信號（orst_n）。另請注意，復位釋放與兩個周期內的時鐘同步。