包裝設(shè)計不再像以前那樣簡單。由于高速器件和高級封裝類型的復(fù)雜性，芯片設(shè)計人員不能總是依賴于他們過去使用的許多傳統(tǒng)技術(shù)和計算。他們必須分析和控制新參數(shù)以優(yōu)化設(shè)計。

此外，隨著器件速度的提高，封裝基板設(shè)計會顯著影響芯片性能。盡管柔性基板提供最高密度和最小器件，但它們通常不能提供與剛性基板相同的板級可靠性結(jié)果。為了在這些密度下取得成功，半導(dǎo)體公司必須投資于更復(fù)雜的設(shè)計和高度復(fù)雜的建模工具。熟練的建模專業(yè)知識是使用這些先進(jìn)工具集的先決條件。

與芯片制造商幾年前在芯片設(shè)計方面有許多考慮因素一樣，他們現(xiàn)在必須考慮到這一點。包裝設(shè)計中的類似因素。為了實現(xiàn)封裝設(shè)計和布線實踐的變化，芯片制造商需要有經(jīng)驗豐富的人員和專業(yè)工具。

除了這些問題，最近的研究揭示了芯片制造商可以應(yīng)用的重要特征和新技術(shù)。優(yōu)化高速設(shè)備的性能。雖然本文涵蓋了使用細(xì)間距BGA封裝的研究，但結(jié)果適用于其他陣列封裝，包括塑料BGA和帶BGA封裝。

差分阻抗的優(yōu)勢

阻抗匹配是一種適用于高速器件的設(shè)計技術(shù)。在設(shè)計用于高速應(yīng)用的器件時，確保最高的抗噪聲能力至關(guān)重要。寄生參數(shù)（例如電感和電容）會顯著降低信號質(zhì)量。解決此設(shè)計問題的一種方法是使用差分對將電路與基板上的跡線連接。

您可以使用intertrace間距和銅跡線寬度來實現(xiàn)阻抗匹配。但任務(wù)并不像設(shè)計差分對那么簡單。您還必須考慮串?dāng)_的影響。特別是在使用復(fù)雜的建模系統(tǒng)時，您必須了解各種因素的相互作用及其對器件性能的影響。

為此，最近的一項研究采用了帶時鐘的四層細(xì)間距BGA封裝。速度為1.25 GHz。封裝尺寸約為27×27mm，模具尺寸約為5×5mm。由于走線很長，走線的自感太大，無法實現(xiàn)高速性能。然而，為了實現(xiàn)器件潛力，該研究使用具有100W差分阻抗的差分對，以最小的失真將信號從芯片傳遞到電路板（圖1）。

難以保持匹配的阻抗，但是，由于不同材料的影響變化。例如，當(dāng)您將模塑料放在焊接掩模上時，會改變性能特征。銅側(cè)跡線也會干擾差分對的阻抗。設(shè)計工程師必須意識到這些因素，并在設(shè)計新零件時將其考慮在內(nèi)。

該領(lǐng)域的研究還揭示了近似差分阻抗的手動計算，這在板級工程師中很受歡迎，在包級別無效。當(dāng)比較手動計算與沒有焊接掩模或模塑化合物的簡單微帶線對的仿真結(jié)果時，103.2W的模擬差分阻抗接近手動計算（目標(biāo)是達(dá)到100W）。然而，當(dāng)結(jié)構(gòu)添加阻焊膜和模塑料時，阻抗急劇下降。在使用阻焊層但沒有模塑化合物的測試場景中，差分阻抗降至82.6，在采用阻焊膜和模塑料的設(shè)計中，差分阻抗降至77.4。因此，簡單的方程對于計算細(xì)間距BGA結(jié)構(gòu)或類似封裝中的差分對是不準(zhǔn)確的。這項研究還證明了材料特性對性能的影響變化（圖2）。

為實現(xiàn)100W差分阻抗，銅（t）厚度，跡線寬度（w），間距存在許多組合。在跡線之間，以及電介質(zhì)厚度（h）的高度。表1列出了四種可能性。進(jìn)一步的研究確定了這些參數(shù)t，w，s和h的變化對差分阻抗的影響（表2）。這里的重點是要了解這些不同的參數(shù)及其對不同設(shè)計方案的影響。要創(chuàng)建真實世界的模擬，您必須在設(shè)置建模系統(tǒng)時考慮所有這些信息。

在進(jìn)行建模時，工程師通常會獲得關(guān)于材料屬性的不完整信息。然而，靈敏度研究提供了關(guān)于哪些參數(shù)最重要的指導(dǎo)，建模工程師應(yīng)努力盡可能準(zhǔn)確地獲得這些關(guān)鍵參數(shù)。例如，在這項研究中，雙馬來酰亞胺三嗪和阻焊膜的介電常數(shù)的準(zhǔn)確性比模塑化合物的更重要。

相鄰痕跡

另一項研究確定了相鄰走線的影響以及阻抗為100W的差分對的串?dāng)_影響。該研究使用了以下幾何形狀：研究中差分對的t =20μm，w =65μm，s =102.5μm，h =115μm。

該研究主要針對差分對每側(cè)有一個單端走線，每側(cè)有一個差分對的差分對，以及每側(cè)有一條單端走線的單端走線。在每種情況下，中心差分對或單端跡線充當(dāng)受害線，側(cè)面對或跡線充當(dāng)有效線。

為了比較這三種情況，研究繪制了近端串?dāng)_，遠(yuǎn)端串?dāng)_和差分阻抗（分別見圖3，圖4和圖5）。圖3和圖4顯示，遠(yuǎn)端串?dāng)_在所有情況下都遠(yuǎn)低于近端串?dāng)_。圖3顯示了具有差分對作為其鄰居的中心差分對具有最低的近端串?dāng)_。因此，相鄰對之間的間隔可以更小。差分對的近端串?dāng)_也比單端跡線低得多。換句話說，如果關(guān)注近端串?dāng)_，則差分對提供對噪聲耦合的改善的抗擾度。但是，單端跡線具有最小的遠(yuǎn)端串?dāng)_（圖4）。與涉及一對具有兩個單端跡線的情況相比，中心差分對中的差分阻抗在涉及三個差分對的情況下與100W的偏差明顯更大。

本研究表明了附近的走線，無論是差分對還是單端走線，都會對串?dāng)_和差分阻抗值產(chǎn)生不同的影響。在新包裝中設(shè)計差分對時，必須考慮這些因素。

依靠專業(yè)知識

上市時的壓力就是這樣，你不能浪費時間在一個第一次滑槽時無法按預(yù)期運行的設(shè)備。因此，希望利用新包裝優(yōu)勢的芯片制造商必須準(zhǔn)備好迎接相應(yīng)的挑戰(zhàn)。這些挑戰(zhàn)包括對新設(shè)計軟件進(jìn)行大量投資。為了支持這些變化，半導(dǎo)體公司必須招聘經(jīng)驗豐富的包裝工程師并開發(fā)熟練的設(shè)計組織那些沒有做出如此重大承諾的公司應(yīng)考慮與擁有必要技能和能力的可信分包商合作，以確保在這一關(guān)鍵領(lǐng)域取得成功。