高密度數字CMOS工藝提供的低晶圓成本使其成為混合信號ASIC的首選，特別是對于片上系統設計。能夠在對芯片面積影響最小的情況下添加大量亞微米邏輯門，這意味著時鐘邏輯覆蓋了典型混合信號內核不斷增加的百分比。但是，如果你不小心，所有的時鐘邏輯都會產生足夠的噪聲，嚴重影響芯片上所有其他電路的工作。

時鐘邏輯在互補對產生噪聲給定邏輯門中的晶體管切換邏輯狀態 - 因此，短語“切換噪聲”。在該切換時間期間，互補的n溝道和p溝道晶體管都導通，允許短暫的瞬態電流流動。雖然晶體管僅占整個時鐘周期的一小部分，但流過的電流量可能很大。只有晶體管的小導通電阻限制了幅度。短暫的電流脈沖乘以ASIC上的每個開關邏輯門，迅速變成大電流涌入和流出供電平面（圖1）。

當然，電源層不是理想的導體，可以按需提供無限的電流。相反，它們具有有限的電感，可抵抗電流需求的瞬時變化，從而導致電壓變化。通過改變開關器件的動態閾值區域，電源電壓偏移可以大大降低ASIC上的可用噪聲容限。這些浪涌電流還可以在相鄰的互連線和電路中引起強寄生電流。重要的是要認識到亞微米設計中的每個電路都通過襯底或通過寄生耦合效應間接連接到每個其他電路。晶體管，信號互連，鍵合線和I/O引腳彼此緊密靠近會形成鼠籠寄生元件，提供方便的通路，在整個芯片上分布噪聲。

憑借對二進制信息的操作，數字電路具有很寬的噪聲容限，并且除了最具破壞性的事件外，其本身就具有抗性。另一方面，模擬電路必須在連續的信息范圍內工作，并且很容易被各種來源的噪聲擾亂。模擬電路需要穩定，無噪聲的電源和接地層以及安靜的偏置電流，以確保正常工作。在整個電路設計和布局過程中，保持混合信號設計的模擬部分盡可能無噪聲必須是最優先考慮的事項。

減輕影響開關噪聲需要兩步法，最好從電路設計和布局設計兩個方面考慮。第一步是通過關注噪聲源以及噪聲如何傳輸到其他電路來嘗試降低開關噪聲。它需要仔細查看所有時鐘邏輯以及相關的電源和接地層，互連和I/O引腳。請記住包括產生軌到軌轉換的任何模擬電路，如比較器，以及包含控制邏輯的任何混合信號電路，如ADC。第二步是改善敏感電路對通過信號輸入或通過電源和接地層進入的有害噪聲的電阻。使用低壓信令，差分信令或兩者兼有;微量屏蔽;和片上濾波在很大程度上限制了開關噪聲的影響。

降低噪聲源的最有效策略涉及阱和注入層，它們是晶圓制造中產生的第一層。如果不重新繪制ASIC，設計制造后的噪聲源可能是不可能的，這是昂貴且耗時的，因此您最好在IC設計過程中預先應用您的努力。基于電路的降噪措施試圖限制瞬態電流的大小以及由此對電源平面產生的影響。

一種簡單但經常被忽視的降噪方法是在內部單元和I/O驅動器上使用最小的輸出驅動器。使用小型晶體管可最大限度地減少電源層上的瞬態電流需求量。在許多情況下，核心信號線由大規模并行驅動器驅動，這些驅動器比給定線路負載或給定時鐘頻率所需的大得多。如果使用自動設計工具和通用單元庫來放置和路由邏輯，請檢查緩沖區大小和線路負載之間的關系。

因此，負載電容越小給定邏輯門必須驅動，輸出驅動器可以越小。保持時鐘信號線盡可能短，以限制線路負載和寄生耦合電容。另一個簡單的策略是尋找很少使用的邏輯電路。確保刪除時鐘，關閉所有開關功能，并使用開關隔離休眠邏輯塊。目標是降低負載電容，特別是在時鐘線上。注意將所有未使用的信號線鉗位到高或低狀態，以避免將噪聲耦合到浮動節點上。通過浮動節點傳播到其他信號線上的噪聲很難調試。

噪聲敏感電路，如開關電流源DAC，通常使用電流導引技術來避免將浪涌電流引入高阻抗節點。與打開和關閉輸出電流相反，電流導引電路將電流從給定輸出分流到“虛擬”輸出。調節連續流動的電流可以避免電流突然涌入電源平面，從而消除瞬態尖峰并顯著降低開關噪聲。

電流導向邏輯門有一個或更多二極管連接的晶體管在輸入關閉時用作電流分流器。當輸出為邏輯“高”時，電流流過二極管，流過開關輸入，邏輯“低”。缺點是功耗高，因為即使柵極是靜態的，電流也會不斷流動（圖2）。

使用低壓信號協議（如SSTL，LVPECL，HSTL或LVDS）可降低開關噪聲的影響，因為信號幅度較小，需要較少的電流來對寄生和負載電容充電。請注意，在較小的電壓電平下，差分信號對于保持抗噪性非常重要（圖3）。

您可以構建大輸出驅動器來驅動片外負載或以最大時鐘頻率工作作為CSL（可控轉換速率）驅動程序。 CSL驅動器在驅動器切換狀態時小心控制瞬態電流量，從而減少對電源層的影響。大CMOS驅動器通常包括并聯連接的多個晶體管對。您可以通過首先將晶體管對分組為總驅動器大小的六分之一，三分之一和一半的塊來控制CSL驅動器的電流。然后依次切換晶體管對，最小的器件塊首先切換，最后的塊切換最后。最終結果控制電流并讓驅動器切換容性負載，盡管比傳統開關稍有延遲（圖4）。基于布局的噪聲控制工作試圖將瞬態噪聲捕獲并包含在局部區域，或者將IC的安靜部分與噪聲部分隔離開來。

邏輯切換期間出現的大開關電流需要設備與供電平面的連接阻抗盡可能低。低阻抗連接有助于防止電源電壓從理想的穩態值變化。增加低阻抗連接對于數字單元庫的構建尤為重要，其中自由使用額外的良好連接，基板連接以及額外的p +和n +注入環可以顯著減少不需要的噪聲。

p +和n +注入構造為圍繞開關晶體管組的“環”，n +注入環連接到電源平面，p +注入環連接到地。環由重摻雜有正或負電荷載流子的硅區域組成，以提供到相應襯底（p-）和n-阱（n-）區域的低電阻連接。該想法是在每個開關晶體管附近提供到低阻抗電源或接地平面的低電阻路徑。低阻抗路徑有助于通過防止大多數電荷載流子深入基板而定位噪聲效應。與電路接地不同的單獨襯底接地提供額外的隔離以防止通過襯底的噪聲耦合。請注意，植入層的驅動深度只有1微米左右，因此噪聲仍然可以潛入環中。因此，將保護環盡可能靠近開關晶體管放置是非常重要的。

保持已知的噪聲信號和電路遠離那些必須保持靜音的信號和電路是有意義的，但這是設計師經常忽視的一點。耦合大致是帶狀線結構之間距離的平方函數，因此互連走線間距加倍會使耦合減少四倍。

您應該在具有屏蔽跡線的關鍵跡線之間填充此額外空間。屏蔽跡線可以在安靜跡線的兩側運行，該跡線必須與噪聲信號或嘈雜區域一起傳遞。相反，您也可以屏蔽在安靜區域附近運行的噪聲信號。您應該將接地參考信號的屏蔽連接到地，并將功率參考信號的屏蔽連接到電源，最好只在接收端連接。使用屏蔽跡線的替代方案是使用主要是靜態的信號線，設計者知道該信號線不會引起串擾問題。這些信號不經常改變狀態，可能包括芯片使能或復位線，或電源開/關信號。另一種方法是在電源線和地線之間布設安靜信號。

對于必須保持不受干擾的關鍵走線，例如參考電壓，盡可能避免長走線。如果跡線必須長度運行，請避免在已知噪聲源附近進行長時間并行運行，例如時鐘線。在路由噪聲跡線時，盡可能避免更換層，并避免將這些線路運行到所需的安靜區域。信號必須經過的每個觸點和通孔都會增加線路的阻抗。

除了屏蔽走線外，還應將包含噪聲電路的主要電路塊與安靜部分分開ASIC的。您應該保持軌到軌擺動的信號遠離僅在很小的電壓范圍內擺動的信號。您可以通過放置“安靜”電路來實現隔離 - 例如，不經常使用的邏輯電路，或固有安靜的模擬電路，例如上電清除模塊 - 遠離噪聲邏輯模塊，例如計數器或噪聲模擬模塊，例如振蕩器。

將模擬電路與數字電路分開，將模擬I/O保持在ASIC的一側，將數字I/O保持在另一側。構建具有模擬和數字組件的混合信號電路，例如ADC，使模擬輸入進出ASIC的一側，數字控制線從另一側流出（圖5）。

優秀的設計師小心謹慎，不要讓表明沒有問題的Spice模擬讓他們陷入虛假的安全感。 Spice仿真模擬了一個理想的世界 - 沒有寄生元件，放大器或比較器偏移，電源噪聲問題或振鈴信號。混合信號設計成功的關鍵是理解所涉及的非線性問題以及它們如何影響“理想”世界。基于電路的技術可提高芯片的抗噪能力，重點關注時鐘和數據信號的分配。

單個公共時鐘允許您選擇時鐘周期中最安靜的部分來采樣鎖存器輸入或任何模擬功能。如前所述，當輸出改變狀態時會發生大多數噪聲，這種情況發生在有效時鐘邊沿。因此，在開關噪聲具有最大衰減時間之后，時鐘周期的最安靜部分恰好在下一個有效邊沿之前發生（圖6）。

差分信號的使用是眾所周知的抑制共模噪聲的方法。由于差分輸入僅作用于兩個相反極性信號之間的差異，因此電路會自動抑制耦合到兩條線路上的噪聲，以及所有其他常見噪聲源，例如電源或接地反彈和基板噪聲。如果您注意在活動時鐘邊沿之前的時鐘周期中最安靜的時刻采樣數據，則只有時鐘本身仍然容易受到毛刺和雙時鐘故障的影響。使用差分時鐘可以通過顯著提高抗噪聲能力來解決問題，尤其是接地反彈（圖7）。

您可以將供電平面濾波器整齊地收集到各種顯然“填充”中“骰子上的區域。訣竅是從三個方面思考。例如，通常在一個金屬層中繪制地供電跡線，并且在較高層上繪制電源跡線。如果將這些跡線堆疊在一起，則它們之間的絕緣氧化層為金屬板濾波電容提供了方便的電介質。這種方法可以相對容易地提供數百皮法的濾波電容。

您還可以在金屬互連區域下面的層上放置濾波電容。此外，您可以使用備用n溝道和p溝道晶體管作為濾波電容，以利用柵極氧化物作為電介質。器件電容將晶體管的漏極和源極連接在一起，形成一個極板，而柵極則形成另一個極板。請注意，如果晶體管關閉，器件電容最高，因此請注意保持柵極板處于較低電位。

晶體管漏極的較低阻抗比耦合噪聲更能容忍晶體管柵極的高阻抗。因此，考慮以電流而不是電壓的形式分配信號。例如，向模擬電路提供公共偏置電壓的主偏置電路可能特別容易受到耦合噪聲的影響。將偏置信號分配為電流，然后將電流轉換為本地電路位置的偏置電壓，可以提高抗噪聲能力（圖8）。

最小帶寬電路通過限制電路可以重新傳輸的高頻噪聲量來幫助定位開關噪聲。放大器，比較器，緩沖電壓基準和其他類型的高增益電路周圍的區域特別對噪聲敏感，必須盡可能保持安靜。諸如電流偏置電路的耐噪聲模擬單元可以圍繞這些電路。此外，請密切關注進入和退出高增益模擬單元的噪聲敏感信號，因為噪聲可能很容易耦合到這些節點上。將所有敏感節點保持在ASIC內部。旨在提高抗噪聲能力的物理布局技術涉及電路和電源/地平面隔離以及芯片封裝。

也許是保持噪聲的最重要方法之一隔離到局部區域是使用單點電源和接地連接。術語“單點”指的是在進行公共連接之前將來自每個獨立電源域的電源線和地線帶回到焊盤。您也可以將此類并行電源連接稱為“星形”或“章魚”連接。避免串聯菊花鏈電源連接，因為并聯連接有助于隔離相對嘈雜的電源層與安靜的電源層。

在整個布局過程中跟蹤哪些電路連接到哪些電源層。在可能的范圍內，保持安靜電路的供電平面與噪聲電源平面完全分開。這樣的目標通常意味著將模擬電源與數字電源分開。如果有額外的引腳，則應保持安靜和嘈雜的電源層完全隔離，直到它們到達印刷電路板上的低阻抗點，最好是構造良好的片外旁路濾波器。此外，請考慮為I/O焊盤使用單獨的電源和接地層，以使輸出驅動器瞬態電流遠離敏感的內部電路。如果存在空間，基板接地也可以單指向“安靜”的接地墊（圖9）。

如前所述，您應該盡可能找到噪聲敏感電路。噪聲發生電路。如果空間允許，可考慮在嘈雜和安靜的部分之間構建一個護環屏障。通過大量使用接地的基板觸點和金屬電源層之間的過孔，為電源，接地和基板提供低阻抗連接。您可以通過放置安靜，容忍噪聲的電路（例如不常用的邏輯電路或噪聲容限模擬電路，例如電源接通清除模塊 - 來自噪聲時鐘邏輯模塊或模擬模塊，如振蕩器）來實現隔離。 span>

您不僅要保持盡可能遠的片上電路，還要保持嘈雜的I/O信號，焊盤，鍵合線和封裝引腳。在大型封裝中，引腳和鍵合線的累積長度通過互感和電容為相鄰引腳提供了強耦合路徑。嘗試選擇每個引腳具有最低引線電感的封裝。大多數封裝供應商都提供測量的引線框架互感和電容數據。

在引線封裝上，轉角引腳具有最長的引腳，因此具有最高的寄生值。理想情況下，您應該僅將這些引腳用于很少切換的信號，例如復位信號。中心引線具有最低的電感。將這些引腳保存為電源和接地，以使電源反彈保持在最低水平。例如，表1顯示了100引腳QFP中的自感和互感以及電容。無引腳封裝，例如BGA或芯片級封裝，每個引腳的電感最小，但價格昂貴。一些BGA封裝使用襯底將管芯焊盤連接到球形焊接，如果不仔細布置引腳走線，可以快速增加電感。

跟蹤將要提供的所有電源和接地引腳需要大電流瞬變的電路，并確保這些引腳與任何噪聲敏感引腳完全分離。如果空間可用，請考慮使用多個并聯的電源和接地引腳來降低導線電感，重點是接地引腳。檢查芯片粘接劑是否導電。如果是這樣，將模座連接到安靜的地面可以幫助保持基板安靜。

您應該考慮電路設計和物理布局方法來消除噪聲源和提高抗噪性。通過電路設計的降噪努力試圖限制通過電流的量，并且布局技術試圖將噪聲載波包含到局部區域。提高電路對噪聲的抵抗力涉及差分或電流模式信號的分布，布局方法涉及使用保護帶和單點電源以及地平面連接隔離電路。仔細結合這些技術有助于將片上開關噪聲降低到可管理的水平。