設計人員在前沿片上系統（SoC）設計中平衡功耗和性能方面面臨著持續的困難。更高的電源電壓意味著更快的設備，但代價是更高的功耗＆＃151;在90nm及以下的先進納米工藝節點發現的高電流泄漏加劇了這個問題。

直到最近，部署有效的低功耗設計策略仍然遠遠超出主流設計師的范圍。然而，通過知識產權（IP）供應商，EDA提供商和獨立代工廠的廣泛合作，新的低功耗設計方法增強了熟悉的RTL到GDSII流程，使每個設計人員能夠優化其功耗和性能的SoC設計。

為了追求市場對復雜移動應用的廣泛興趣，半導體設計人員利用日益先進的CMOS技術提供集成電路（IC），為每一代產品設定尺寸，性能和復雜性的新里程碑。然而，即使新的工藝技術使晶體管密度每18個月翻一番，電池技術仍然顯著滯后，需要五年多才能實現相當于兩倍的能力。

與此同時，由于與納米技術相關的泄漏電流增加，每次工藝生成后，先進器件的功耗仍在顯著上升。高級微處理器的功耗要求通常超過100W，并且隨著設計人員轉向更先進的技術節點和更高的時鐘速率，威脅增長甚至更高。因此，隨著系統制造商面臨從較小封裝消散更多熱量的新要求，增加的功耗已經成為有線和無線系統中系統級的主要問題。

一旦主要關注便攜式消費產品，在最小化功耗的同時最大限度地提高性能的需求現已成為包括有線嵌入式產品和高端計算平臺在內的更廣泛市場領域的關鍵問題。過去，低功耗設計專家已經能夠采用專門的架構方法或特定的電路設計方法，包括時鐘門控，頻率調整和特殊工藝選項。然而，即使這些方法在很大程度上仍然是最大的半導體公司的專屬領域，并且通常僅適用于容量最大的設備。

有效的低功耗設計需要一套兼容的專業功能，可以跨越整個設計鏈。包括知識產權（IP）模型，圖書館，設計工具和制造能力。反過來，主流低功耗設計的有效解決方案需要IP供應商，圖書館提供商，EDA工具開發人員和代工廠的共同努力。

因此，Silicon Design Chain Initiative的成員最近合作創建了一個跨行業的電源管理解決方案，并在測試設計上驗證了該解決方案。這項工作最終成功實現了基于ARM1136JF-S核心模塊的芯片的成功實施和芯片驗證，該芯片將在ARM參考板中提供。該器件針對移動和無線應用，功耗降低了40％以上。

低功耗設計

器件的功耗來自兩個主要來源：基于器件開關活動的動態功耗，以及由于先進的納米工藝技術降低晶體管閾值電壓而增加的漏電流引起的靜態功耗。

Silicon Design Chain團隊開始證明其低功耗設計系統可以顯著降低ARM1136JF-S測試設計中漏電流引起的動態和靜態功耗。作為通過系統級電源管理方法提出潛在節省的替代方法的補充，這種低功耗設計方法采用電路級方法來實現這些節省，而無需高度專業化的核心功能。

為了驗證這種方法的廣泛適用性，該測試芯片開發工作采用了典型工藝，TSMC 90nm G硅工藝和ARM Artisan通用物理IP，包括SAGE-X標準單元庫和內存生成器。如下所述，標準單元庫增加了擴展電壓范圍表征，并且單元旨在實現功率降低設計技術。 Cadence Design Systems使用Encounter數字IC設計平臺的4.1版開發了一種低功耗設計方法。

動態功耗降低

在這個項目中，設計團隊首先解決了動態功耗問題，可以用以下公式表示：/p》

P = KCV 2 F

其中

K 是切換率（晶體管切換的時間分數） C 是電路電容，包括互連和晶體管電容

V 是晶體管的電源電壓

F 是工作頻率

如該等式所示，功率與電源電壓的平方成比例。因此，設計人員只需降低電壓即可節省大量的動態功耗。稱為電壓縮放的方法。

另一方面，降低電源電壓會降低晶體管的開關速度。由于此設計需要達到350 MHz以滿足ARM開發合作伙伴的要求，因此團隊必須有選擇地確定設計的哪些部分可以使用電壓縮放技術。

在這種情況下，該團隊創建了一種多電源電壓（MSV）設計，將設計劃分為單獨的“電壓島”或“電壓域”，其中每個域在不同的電源電壓下工作，具體取決于其時序要求（圖1）。在這里，該團隊在一個域中保留了時序關鍵模塊，工作在1.0V的標準90nm電源電壓下。具有較少關鍵時序路徑的塊被聚合到第二域中，其中電壓縮小到0.8V＆＃151;該部分設計的動態功耗降低了36％。

圖1＆＃151;單獨的電壓域優化功率和性能

過去，電壓域方法在物理設計中引入了額外的復雜性，特別是用于連接適當的電源和電源網絡。設計人員通常需要手動插入稱為電壓電平轉換器的特殊轉換單元，以在不同電壓域之間轉換信號，以及鉗位單元以提供隔離。

實施這些翻譯單元對插入，放置和電源連接提出了挑戰。此外，分析不同電壓島上的MSV設計也是一個挑戰，因為每個島的傳統分層建模方法對于先進技術節點可能不夠準確。

ARM1136核心設計有3400個信號，從0.8V到1.0V域，需要3400個電平移位器。在此流程中，Cadence Encounter設計系統自動將電平移位器插入到設計中，借助提供電壓電平移位器和鉗位單元的ARM Artisan庫。在此過程中，設計系統將這些單元連接到兩個電源軌并優化其放置時序，信號完整性對時序和電源布線的影響。

此外，Cadence和ARM合作創建了優化用于Cadence Encounter NanoRoute路由引擎的電平轉換器。電平轉換器的設計以及它們在ARM1136JF-S內核設計中實現的自動化是實現顯著動態功耗降低的關鍵因素，同時仍能滿足激進的時序要求。

為了進一步降低動態功耗要求，這個低功率設計方法也使用時鐘門控技術。在典型設計中，各個寄存器相對不頻繁地加載數據，但時鐘信號在每個時鐘周期繼續切換，從而驅動容性負載。利用這種技術，門控電路關閉那些不需要加載的寄存器的時鐘。通常可以實現動態功耗節省10％到20％的方法。

對于這個測試芯片，Silicon Design Chain團隊使用Encounter RTL Compiler執行自動時鐘門控，使用Artisan庫中集成的時鐘門控單元。在這種情況下，自動時鐘門控功能使設計團隊能夠在低功耗芯片中選通85％的寄存器。

整體性能的關鍵還在于低功耗時鐘樹綜合和高性能時鐘樹實現。此外，優化兩個電壓域設計的能力減輕了電壓調節放大的困難時序收斂挑戰。

使用這種專用電池組合，自動電壓調節和時鐘門控方法，Silicon Design連鎖團隊將芯片的動態功耗降低了37.9％。

靜態功耗降低

隨著設計人員轉向更先進的技術節點，他們必須應對急劇增加的漏電流。對于具有0.7V閾值電壓（Vt）的130nm工藝，每個晶體管的漏電流約為10-20pA。在0.3V Vt時，每個晶體管的漏電流可達10-20 nA，在較小的幾何結構中呈指數增長。總體而言，泄漏功率從《5％=“”= =“”power =“”budget =“”at =“”0.25 =“”micron =“”to =“”20-25 =“”percent =“” at =“”130nm =“”and =“”as =“”much =“”as =“”40-50 =“”percent =“”at =“”90nm。=“”》 5》

在這種低功耗方法中，設計人員通過使用包含一組匹配邏輯單元的庫來管理泄漏功耗，這些邏輯單元具有不同的閾值電壓（Vt）和相同的物理占用空間。具有較高Vt的電池比具有較低Vt的對應電池表現出較小的漏電流。

然而，較高的閾值電池也表現出較高的電池延遲，降低了整體性能（圖2）。因此，設計工具需要能夠提供滿足最低漏電流性能的網表實現，并同時優化功耗，性能和面積。

圖2＆＃151;電池延遲隨著電池閾值電壓的降低而增加

對于這個測試芯片，設計團隊使用了ARM Artisan庫，它為電池提供不同的電壓閾值。該團隊首先使用Encounter RTL Compiler在綜合期間優化設計，以滿足350MHz的性能目標，同時最大限度地降低總漏電流。

在布局和布線可獲得更準確的寄生信息后，設計然后使用SOC Encounter的路由后泄漏優化來微調泄漏功率和性能。具有不同電壓閾值的電池組合以及自動化和一致的設計能力使Silicon Design Chain設計團隊能夠實現46.7％的泄漏功率節省。

通過降低動態功耗和降低靜態功耗的總體節省，可以節省超過40％的總功耗（表1）。

表1＆＃151;使用低壓設計方法測試芯片功耗

功耗分析

以及一組合格的IP組件這種低功耗設計方法依賴于一個實現平臺，可以在各種電壓電平和工作條件下準確預測和優化性能。在單一設計中使用多個電源會引入時序分析的復雜性，因為精確的延遲計算需要針對每個工作電壓的精確延遲模型。

此外，還必須對電平移位器和鉗位單元進行適當建模，以正確計算聚合延遲。通過他們的共同努力，Cadence和ARM通過使用有效電流源模型（ECSM）表征這些組件來克服這一挑戰，以確保跨多個電壓域的準確性。

ECSM模擬晶體管吸收的電流，而不是傳統建模方法中的電壓。使用傳統方法，將特定電壓電平的單元延遲精確建模到Spice的幾個百分點內，需要為該電壓電平創建特征化的時序視圖 - 這是一個廣泛而昂貴的過程。例如，要在三個不同的工藝/溫度拐角處使用六個不同的電壓電平，需要18個獨立的時序庫特征。

此外，大多數延遲計算器和行業標準時序分析儀僅支持單個標稱電壓電平的精確延遲計算。使用標稱以外的電壓會引起過多的誤差，因為線性降額通常超過Spice的20％，特別是對于速度較慢的低功率電池。

相比之下，MSV設計中的不同工作電壓可以覆蓋ECSM型號的特點是電壓范圍內只有三個點。硅設計鏈芯片中使用的基于ECSM的標準單元模型實現了延遲預測，平均與Spice仿真的2％相關（圖3）。對于這個測試芯片，Artisan通過提供lib_ecsm庫視圖來表征其90-nm庫以支持ECSM延遲預測。

圖3 - ECSM在Spice模擬的2％范圍內達到準確度

設計簽收

與任何設計一樣，準確性是簽核過程中的主要問題。隨著多個電壓域的復雜性增加，這種類型的低功耗設計可能給簽核分析帶來額外的困難。對于此測試芯片，Silicon Design Chain使用VoltageStorm和CeltIC NDC來提供所需的精度。

VoltageStorm分析了1.0V和0.8V電網的IR壓降，證實設計中的每個晶體管都在必要的電源電壓下工作。反過來，這些電壓被用作CeltIC NDC（SignalStorm）中基于ECSM的延遲計算器的輸入，在兩個電源電壓域上提供接近Spice精確的時序。在這種類型的設計中，這種精度水平尤其重要，因為在MSV設計中使用的較低電源電壓下，IR時序對時序的影響更為明顯。

結論

隨著半導體公司尋求利用新興市場機遇，解決新興納米設計挑戰的需求變得至關重要。通過其協作努力，硅設計鏈成員公司正在解決這些棘手的跨行業問題。通過創建全面的低功耗設計流程（圖4），成員公司為主流SoC設計人員提供了曾經只有最大的半導體公司才能使用的功能。

圖4＆＃151;低功耗設計流程

Silicon Design Chain工程團隊在基于ARM1136JF-S處理器的高性能器件中驗證了這種硅片中的低功耗設計方法。該測試設備采用TSMC的90G工藝制造，采用了低功耗設計系統，包括ARM精細調諧的物理IP產品和建模方法，以及Cadence的Encounter低功耗設計流程。這種低功耗解決方案將共同降低與主流電子產品開發人員轉向高級工藝節點相關的風險。

Robert Aitken是ARM物理IP產品技術的高級架構師，負責內存架構，可制造性設計和可測試性解決方案設計。

George Kuo是Cadence設計鏈計劃的技術總監，負責與戰略合作伙伴一起領導技術項目。在加入Cadence之前，他曾在Hughes Aircraft Company和Synopsys擔任高性能信號處理器ASIC設計和流程開發的高級職位。

Edward Wan是臺積電北美設計服務營銷高級總監。在加入臺積電之前，萬先生是加利福尼亞州米爾皮塔斯領先的芯片設計服務公司Spike Technologies的首席執行官。