（文章來源：EEWORLD）

當芯片制程低于7nm時，半導體的基本元件之一互連線正在發生根本性的變化。一些最明顯的變化發生在最低的金屬層。隨著又多又小的晶體管被封裝到一個芯片上，越來越多的數據被處理并在芯片上、或芯片之間移動，用于制造這些互連的材料、結構本身以及利用這些結構的整個方法都在改變。

在最基本的層次上，所面臨的挑戰是確保不同層之間的良好連接。問題在于，自130納米以來一直被用于互連線的銅在很大程度上已經失去了動力。因此，在10nm制程時，英特爾做出了一個轉變。本地互連層——M0和M1——與以前的技術一樣，包含了鈷，而不是銅，其余的層使用傳統的銅金屬。其他人也正在探索這個想法。

一般來說，銅仍然用于其他和傳統的后端(BEOL)層。鈷主要用于在這里的襯底，雖然釕也獲得了重視。其他材料也在探索中，還有一種新技術叫做埋入式電源軌（buried power rails）。

這比聽起來要復雜得多。銅的問題之一是，在最先進的節點它可以擴散到周圍的材料。這需要一個阻擋層，但是隨著縮放繼續到5nm和3nm，這些阻擋層需要更薄，同時也需要導電。這些阻擋層大多是共形的人造材料，即使讓它們具有足夠的一致性也會產生問題。

布魯爾科學公司的技術研究員James Lamb:“如果你試圖在1納米或2納米處放置一個阻擋層，因此要使薄膜可靠，它必須非常一致?！比魏挝⑿〉腻e誤都會造成巨大的影響。如果這個勢壘是1納米厚，而你在一個點上少了幾個原子，那它就不再是勢壘了。這被推到了近乎完美的地步。在納米尺度的最極端，你必須要有一層沒有空隙或孔洞的薄膜。”

在制造業中引進任何新材料都是一個緩慢的過程。代工廠對他們的流程是很保守的。但隨著價格的上漲，以及芯片在汽車AI等安全關鍵應用程序或超大規模數據中心內關鍵任務應用程序中使用間的延長，每一個新節點上的保守性都在增長。淘汰掉襯層(liner，又稱包覆層)可以節省整個工藝步驟，但也會對整體設計產生影響，并可能對這些非常昂貴的芯片的整體可靠性產生影響。

Brozek:“襯層和障礙層通常阻力很大?！懊總€人都在尋找一種不需要襯層的新材料，而這正是驅動鈷和釕等新材料的動力?！睂τ阝挘闳匀恍枰粋€成核層和一個襯層。對于釕，你可以嘗試做無障礙，或襯里是濺射接觸層可以對釕進行培養。沒有襯層也可以培養釕。釕比銅更具有電阻性，但如果你考慮到你不需要屏蔽金屬，這實際上是更好的。然而，可靠性還沒有得到證實。目前還不清楚它在所有布局配置中的表現。用金屬填充直線更簡單。你可以說你所有的線條都是筆直完美的。你能負擔得起鋸齒形和雙向圖案，然后用金屬填充嗎?

CMP也會有同樣的表現嗎?所有這些都需要調查。一些失效模式只出現在大規模生產中，你可以觀察到工具的可靠性和更差的彎角，以及其他有趣的事情。在生產過程中，以及芯片加工后，如何對其進行測試，是晶圓廠正在努力爭取的一項任務?！边@也增加了設計的總成本，并不是所有在最先進的節點上工作的公司都認為這是必要的開支。

眾所周知，晶體管可以放大，但電線卻不能，這就是為什么對于某些重要的功能而言，較粗的電線并不罕見。但在最先進的節點，已沒有空間容納更粗的電線。這會導致更高的電阻，更多的熱量，增加IR下降。根據Boullart的說法，埋入式電源線將整個過程從中線移至線的前端，從而降低了軌道的高度。

Imec表示，將展弦比高達7且臨界尺寸為18nm的釕線作為動力軌，在氧化過程中從FEOL處分離出來，而不是metal 1 layer。達到低電阻率(8.8μohms /厘米)。針對3 nm的設計，研究機構會使用通過減金屬蝕刻(subtractive metal etch)的12nm釕線，它的長寬比為3.8和低于500歐姆/μm的線路電阻。

這可能會對性能和密度產生重大影響。實際上，這種方法就像在晶體管下面挖隧道。正如Arm發現，在與Imec一起進行本項目工作時，背面供電的埋入式釕電力軌的IR降比正面供電的埋入式電力軌高7倍。

然而，也有一些意外。Arm的首席研究工程師Brian Cline表示，使用tap cells連接到鰭上，最終可能成為其他設備的障礙?！拔覀冞€發現，用來開發這些設備的設計工具會以奇怪的方式失效，特別是，這些工具無法識別metal0以下的電力軌道?！?br /> （責任編輯：fqj）