在日本舉行的2019年VLSI研討會(huì)結(jié)束后，臺(tái)積電舉行了一次小型新聞發(fā)布會(huì)。介紹了關(guān)于最新工藝及封裝技術(shù)，下面是詳細(xì)內(nèi)容：

N7

臺(tái)積電認(rèn)為他們的7納米節(jié)點(diǎn)（N7）是目前最先進(jìn)的邏輯技術(shù)。在最近的VSLI研討會(huì)上，臺(tái)積電共同撰寫了一篇關(guān)于他們7納米節(jié)點(diǎn)的論文，我們最近介紹了該論文的設(shè)計(jì)規(guī)則細(xì)節(jié)。除少數(shù)主要客戶外，大多數(shù)臺(tái)積電客戶據(jù)說直接從N16到N7。N10節(jié)點(diǎn)被認(rèn)為是一個(gè)短命節(jié)點(diǎn)，主要用作產(chǎn)量學(xué)習(xí)。當(dāng)從N16轉(zhuǎn)到N7時(shí)，N7提供3.3倍的柵極柵密度以及約35-40％的速度提升或65％的低功率。

N7工藝的一個(gè)關(guān)鍵亮點(diǎn)是它的缺陷密度。臺(tái)積電表示，從N10節(jié)點(diǎn)學(xué)習(xí)，N7 D0減少斜坡是有史以來最快的，平穩(wěn)到與之前節(jié)點(diǎn)相當(dāng)?shù)乃健ｋS著公司加入HPC，他們開始分別為移動(dòng)客戶和HPC客戶報(bào)告缺陷密度，芯片尺寸為250平方毫米和更大。

從N10節(jié)點(diǎn)吸取教訓(xùn)，N7 D0 的 reduction ramp 速度是有史以來最快的，與之前的節(jié)點(diǎn)持平。隨著公司進(jìn)軍高性能計(jì)算領(lǐng)域，他們開始分別為移動(dòng)客戶和裸片尺寸為250平方毫米及以上的高性能計(jì)算客戶報(bào)告缺陷密度。

臺(tái)積電對(duì)其7納米節(jié)點(diǎn)的需求在過去半年中環(huán)比略有下降，環(huán)比約為1％。收入的絕大部分繼續(xù)來自他們非常成熟的16納米節(jié)點(diǎn)。然而，第二季度晶圓出貨量略有增加，預(yù)計(jì)第二季度將出現(xiàn)這種情況。當(dāng)比較較長的趨勢時(shí)，這實(shí)際上是3年來第二季度的最低量。盡管如此，他們認(rèn)為N7將在全年達(dá)到收入的25％。

臺(tái)積電發(fā)現(xiàn)，去年上半年，該公司7納米節(jié)點(diǎn)的需求環(huán)比略有下降，約為1%。收入的大部分繼續(xù)來自他們非常成熟的16納米節(jié)點(diǎn)。然而，晶圓出貨量略有增加，這是對(duì)第二季度的普遍預(yù)期。與長期趨勢相比，這實(shí)際上是3年來第二季度的最低成交量。盡管如此，他們相信N7將達(dá)到全年收入的25%。

技術(shù)節(jié)點(diǎn)按收益分享，WikiChip分析

臺(tái)積電晶圓出貨

N7P

臺(tái)積電已經(jīng)開始推出一款名為N7性能增強(qiáng)版（N7P）的N7工藝的優(yōu)化版本。不應(yīng)將N7P與N7+混淆。N7P是一種優(yōu)化的基于DUV的過程，它使用相同的設(shè)計(jì)規(guī)則，與N7完全I(xiàn)P兼容。N7P引入了FEOL和MOL優(yōu)化，據(jù)稱可以在等功率下提高7％的性能，或者在等速時(shí)提高10％的功耗。

N7+

臺(tái)積電的N7+是他們在幾個(gè)關(guān)鍵層采用EUV的第一個(gè)工藝技術(shù)。N7+上個(gè)季度（第二季度）進(jìn)入量產(chǎn)階段。臺(tái)積電表示，它們的產(chǎn)量與N7相當(dāng)。與N7工藝相比，N7+的密度提高了1.2倍左右。據(jù)說N7+在同等功率時(shí)性能提高10%，或者在等功率時(shí)性能降低15%。從紙面上看，N7+似乎略好于N7P。不過請(qǐng)記住，這些改進(jìn)只能通過新的物理重新實(shí)施和新的EUV掩模來獲得。

N6

N6計(jì)劃使用比N7+更多的EUV層。它既是設(shè)計(jì)規(guī)則，也是與N7的IP兼容，旨在成為大多數(shù)客戶的主要遷移路徑。N6設(shè)計(jì)可以在N6上再次利用EUV掩模和保真度改進(jìn)或重新實(shí)施，以利用聚合物擴(kuò)散邊緣（PODE）和連續(xù)擴(kuò)散（CNOD）標(biāo)準(zhǔn)單元基臺(tái)規(guī)則，據(jù)說可以提供額外的18%的密度改進(jìn)。值得強(qiáng)調(diào)的是，N6的獨(dú)特之處在于，它實(shí)際上將在明年年初進(jìn)入風(fēng)險(xiǎn)生產(chǎn)，并在2020年年底前達(dá)到峰值。臺(tái)積電表示：N6是基于N7+和N5 EUV的經(jīng)驗(yàn)教訓(xùn)之上的改進(jìn)。

N5

臺(tái)積電5納米工藝是N7之后的下一個(gè)“全節(jié)點(diǎn)”。N5在今年第一季度進(jìn)入了風(fēng)險(xiǎn)試產(chǎn)階段，預(yù)計(jì)這一過程將在2020年上半年加速。N5在“多層”上廣泛使用EUV。臺(tái)積電已顯示出非常高的產(chǎn)量，就D0而言，它們與N7生產(chǎn)工藝的發(fā)展軌跡相似。N5計(jì)劃作為一個(gè)長期存在的節(jié)點(diǎn)，預(yù)計(jì)在收入方面將比N7增長得更快。

與N7相比，N5可提供1.8倍的邏輯密度。在性能方面，N5的等功率性能提高15％，在同等性能下降低功耗30％。與N7一樣，N5將有兩種類型 - 移動(dòng)客戶和高性能計(jì)算（HPC）。HPC將單元提供額外的選項(xiàng)，與N7相比，性能提升高達(dá)25％。

N5P

與他們的7納米工藝一樣，臺(tái)積電將提供其N5工藝的優(yōu)化版本，稱為N5性能增強(qiáng)版（N5P）。此工藝使用相同的設(shè)計(jì)規(guī)則，與N5完全I(xiàn)P兼容。通過FEOL和MOL優(yōu)化，N5P在等功率時(shí)比N5性能提高7％，在等性能方面降低15％的功耗。N5P的時(shí)間表有點(diǎn)目前還比較模糊，但臺(tái)積電暗示到2020年底或2021年初將會(huì)量產(chǎn)。

N3

臺(tái)積電表示他們的3納米工藝進(jìn)展順利。N3預(yù)計(jì)將在2022年左右推出。雖然臺(tái)積電之前已經(jīng)談到GAA作為FinFET的潛在繼承者，但臺(tái)積電和英特爾都在證明，目前更容易制造的FinFET可以在性能上得到足夠的擴(kuò)展。另一個(gè)節(jié)點(diǎn)。我們目前認(rèn)為臺(tái)積電可能會(huì)繼續(xù)使用FinFET作為其N3，但將在后續(xù)節(jié)點(diǎn)中轉(zhuǎn)移到GAA。

WikiChip的分析

下一代封裝

隨著前沿節(jié)點(diǎn)的復(fù)雜性和成本的增加，對(duì)基于芯片的解決方案的需求不斷增長。主要的三個(gè)原因是將裸片分成更小的芯片，利用較舊的，成熟的模塊和SoC的其他部分節(jié)點(diǎn)，這些節(jié)點(diǎn)不一定能很好地?cái)U(kuò)展，并通過HBM等組件實(shí)現(xiàn)更高的系統(tǒng)集成。

臺(tái)積電提供了許多技術(shù)，作為其晶圓級(jí)系統(tǒng)集成（WLSI）平臺(tái)的一部分，該平臺(tái)旨在涵蓋從低空閑移動(dòng)應(yīng)用程序到高性能計(jì)算的所有領(lǐng)域。他們的芯片-晶圓-基板（CoWoS）封裝的目標(biāo)是人工智能、網(wǎng)絡(luò)和高性能計(jì)算應(yīng)用，而其集成扇出（InFo）封裝則面向網(wǎng)絡(luò)和移動(dòng)應(yīng)用。

TSMC InFO封裝是他們的一般扇出晶圓級(jí)封裝（FOWLP）解決方案，根據(jù)應(yīng)用有許多不同的風(fēng)格。InFO使用密集RDL和精細(xì)間距通過封裝過孔（TSMC也通過InFO過孔或TIV調(diào)用）。它們集成在基板上的扇出（InFO_oS），帶有基板存儲(chǔ)器的InFO（InFO_MS）和InFO超高密度（InFO_UHD）適用于從高性能移動(dòng)設(shè)備到網(wǎng)絡(luò)和HPC應(yīng)用的任何設(shè)備。

特別是對(duì)于5G移動(dòng)平臺(tái)，TSMC具有InFO POP（InFO_POP），用于移動(dòng)應(yīng)用，用于RF前端模塊（FEM）應(yīng)用的InFO Antenna-in-package（InFO_AiP）以及用于RF前端模塊（MUST）的多堆棧（MUST）。基帶調(diào)制解調(diào)器。

3D-MiM用于更高帶寬

InFO_POP最早的例子之一是2016年發(fā)布的Apple A10（先前處理器具有常規(guī)POP）。然而，即使InFO_POP也存在由于控制器和TIV音調(diào)而導(dǎo)致內(nèi)存帶寬受限的缺點(diǎn)。即將到來的5G和AI邊緣/移動(dòng)應(yīng)用程序本質(zhì)上更多的內(nèi)存帶寬受限，這個(gè)問題進(jìn)一步惡化。為了克服這個(gè)問題，臺(tái)積電宣布了3D-MUST-in-MUST封裝技術(shù)（請(qǐng)注意，MUST代表多堆疊）。3D-MiM通過使用高密度RDL和細(xì)間距TIV的集成扇出（InFO）WLS集成，集成了多個(gè)垂直堆疊的存儲(chǔ)芯片。正如您可能想象的那樣，I / O必須暴露在芯片的一側(cè)，這些芯片獨(dú)立地連接到SoC，形成一個(gè)寬I / O接口。

臺(tái)積電在單個(gè)封裝中展示了具有16個(gè)存儲(chǔ)器芯片的SoC技術(shù)。該芯片的占位面積為15毫米×15毫米，高度僅為0.55毫米。與倒裝芯片POP封裝相比，該芯片在高度的一半處具有兩倍的存儲(chǔ)器帶寬。

臺(tái)積電吹捧了許多其他優(yōu)勢。由于沒有襯底和沒有凸塊，因此從存儲(chǔ)器I / O到SoC的距離要短得多，從而產(chǎn)生更好的電氣性能特性。此外，據(jù)說更薄的外形可提供更好的散熱性能。

順便說一下，3D-MiM不僅限于單個(gè)SoC。實(shí)際上，臺(tái)積電談到了使用多個(gè)SoC以及大量存儲(chǔ)芯片（例如，具有32個(gè)存儲(chǔ)芯片的2個(gè)SoC），以便創(chuàng)建具有高帶寬和低功率的HPC應(yīng)用，作為當(dāng)前2.5D（例如HBM）的替代技術(shù)。這里的一個(gè)關(guān)鍵區(qū)別是InFO存儲(chǔ)器芯片各自直接連接到SoC而無需基本邏輯芯片。

InFO封裝天線（InFO_AiP）

TSMC專門針對(duì)5G毫米波系統(tǒng)集成，開發(fā)了InFO天線封裝（InFO_AiP）。該封裝試圖解決的是實(shí)際芯片和天線之間的鏈路或互連，這會(huì)導(dǎo)致嚴(yán)重的傳輸損耗。TSMC通過在RDL中實(shí)現(xiàn)的插槽耦合貼片以及模塑化合物本身中的嵌入式RF芯片來實(shí)現(xiàn)這一點(diǎn)，該芯片直接互連到RDL而沒有凸塊。

由于天線和芯片之間的互連的性能是表面粗糙度和芯片與封裝之間的過渡的函數(shù)，因此InFO材料和RDL均勻性允許更低的傳輸損耗。與倒裝芯片AiP相比，臺(tái)積電聲稱它可以提供高達(dá)15％的性能，熱阻降低15％，同時(shí)降低30％。

網(wǎng)絡(luò)和高性能計(jì)算

對(duì)于高性能計(jì)算和網(wǎng)絡(luò)應(yīng)用，TSMC在基板和存儲(chǔ)器（_oS / _MS）上提供CoWoS和InFO。

CoWoS可以擴(kuò)展到2個(gè)標(biāo)線，具有0.4μm/0.4μm的激進(jìn)線/間距。這是一種非常成熟的技術(shù)，具有非常高的產(chǎn)量，已經(jīng)批量生產(chǎn)超過五年。CoWoS已經(jīng)廣泛用于GPU，但也可以在各種網(wǎng)絡(luò)應(yīng)用中找到。臺(tái)積電稱到目前為止他們已經(jīng)有超過15個(gè)流片。

目前，CoWoS支持高達(dá)1.5 TB / s的6個(gè)HBM2模塊。臺(tái)積電報(bào)告研究更高帶寬的解決方案以及超過3個(gè)掩模版的更大硅片面積。

對(duì)于網(wǎng)絡(luò)應(yīng)用，TSMC在基板上提供InFO，可以達(dá)到最多1個(gè)掩模版的集成Si區(qū)域，但具有1.5μm/1.5μm的略微更寬松的L / S間距。當(dāng)前技術(shù)的最小I / O間距為40μm，最小C4凸點(diǎn)間距為130μm。InFO_oS的生產(chǎn)在2018年第二季度開始增長。他們目前正在努力實(shí)現(xiàn)兩個(gè)以上芯片的集成以及1.5x掩模版尺寸的硅面積。
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