跳頻通信具有良好的抗干擾、抗多徑衰落、抗截獲等能力和同步迅速等特點，廣泛應用于軍事、交通、商業(yè)等各個領域。其關鍵技術主要有三點:跳頻序列發(fā)生器、跳頻頻率合成器和跳頻同步器。頻率合成器是跳頻系統(tǒng)的心臟，直接影響到跳頻信號的穩(wěn)定性和產(chǎn)生頻率的準確度，在跳頻頻率合成器中,直接數(shù)字式頻率合成器(Direct Digital Synthesizer :DDS)使用最為廣泛。DDS這簡單可靠、控制方便，且具有很高的頻率分辨率和轉(zhuǎn)換速度，非常適合跳頻通信的要求。

01、DDS的基本原理

簡單來說，DDS是一種把一系列數(shù)字形式的信號通過D/A轉(zhuǎn)換成模擬量形式 的信號合成技術。DDS 有兩種基本合成方式：一種是根據(jù)正弦函數(shù)關系式，按照一定的時間間隔利用計算機進行數(shù)字遞推關系計算， 求解瞬時正弦函數(shù)幅值并實時的送入D/A變換器，從而合成出所需頻率的正弦波信號，這種合成方式具有電路簡單、 成本低的特點， 并且合成信號的頻率分辨率可以做到很高；另一種就是利用硬件電路取代計算機軟件運算過程，即利用高速存儲器做查詢表，通過高速數(shù) / 模轉(zhuǎn)換器產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波，這是目前使用最廣泛的一種直接數(shù)字頻率合成方法。

根據(jù)奈奎斯特取樣定理， 對于任意一個頻率帶寬為 B 的連續(xù)信號f(t) 進行抽樣, 只要這些取樣值的時間間隔小于 1/ 2B （2的B次方分之一），則該表示可包含連續(xù)信號f(t)的全部信息的。再對抽樣后的信號進行量化， 則原來的模擬信號 f(t) 就變成了一系列的數(shù)字序列。將這一系列的量化值通過一定的手段固化在只讀存儲器中， 每個存儲單元的地址即為對應的相位取樣地址， 存儲單元的內(nèi)容即為已經(jīng)量化了的正弦波幅值。這樣一個只讀存儲器就構(gòu)成了一個與 2π 周期內(nèi)相位取樣相對應的正弦函數(shù)功能表。在一定頻率的時鐘信號的作用下， 通過一個線性的計數(shù)時序數(shù)列發(fā)生器所產(chǎn)生的取樣地址對已得到的正弦波形存儲器進行循環(huán)掃描， 近而周期性的讀取存儲器中的數(shù)據(jù)，其輸出通過數(shù) /模轉(zhuǎn)換器以及低通濾波器就可以合成一個完整的具有一定頻率的正弦波了。

上圖中的參考頻率源是一個高穩(wěn)定的晶振，其輸出信號用于提供 DDS 中各部件的同步工作。頻率控制參數(shù)是通過N 位數(shù)據(jù)鎖存器接收的， 把這些數(shù)據(jù)送到 N 位相位累加器中的加法器數(shù)據(jù)輸入端， 在外部信號未改變合成信號頻率指令前， N 位數(shù)據(jù)鎖存器中的數(shù)據(jù)保持不變。相位累加器由 N 位加法器與 N 位累加寄存器級聯(lián)構(gòu)成，如下圖：

每來一個時鐘脈沖， N位加法器就將數(shù)據(jù)鎖存器輸出的頻率控制數(shù)據(jù) K與 N位累加寄存器輸出的累加相位相加，相加后的結(jié)果送至 N 位累加寄存器的數(shù)據(jù)輸入端。累加寄存器則將加法器在上一個時鐘作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)相加。這樣，相位累加器在參考頻率時鐘的作用下，不斷對頻率控制數(shù)據(jù)進行線性相位累加，當累加器累積滿量時就會產(chǎn)生一次溢出， 從而完成一次周期性動作， 這個動作就是 DDS 合成信號的一個頻率周期， 累加器的溢出頻率就是 DDS 輸出信號的頻率。

對于具有 M 個相位取樣的正弦波波形存儲器， DDS 輸出最低頻率即頻率控制字設置為 1 時，讀出一個周期的信號需要 M 個參考頻率時鐘周期，相當于輸

出一個頻率為fmin = fc/M 的正弦波合成信號。若頻率控制數(shù)據(jù)為K，讀出一個周期的信號需要 M/K 個參考時鐘周期，合成信號的頻率為fo= fc*K/M ，這就是 DDS 輸出信號的頻率關系表達式， DDS 的頻率分辨率為△f = fc/M，其中M=2N (2的N次方)。

在直接數(shù)字合成器中，正弦函數(shù)波形存儲器(ROM)的字節(jié)數(shù)決定了相位量化誤差，每個單元內(nèi)的比特數(shù)決定了幅度量化誤差。在實際的 DDS 中，利用正弦波的對稱性， 360°范圍內(nèi)的幅、 相點可以減少到 90°以內(nèi)，以降低 ROM的內(nèi)存容量。由于數(shù) / 模轉(zhuǎn)換器實際上是以固定的時鐘速率fc對不同頻率的正弦波進行取樣合成的，隨著輸出頻率fo的增加，相位取樣數(shù)量減少，相位量化誤差加大，量化噪聲和雜波加大，根據(jù)取樣定理的條件， DDS 理論上輸出的最大頻率為fmax=fc/ 2，實際工作中最大頻率fo max=fc/ 2。

02、基于DDS的跳頻信號產(chǎn)生核心模塊的設計

如圖所示，整個系統(tǒng)由兩個部分組成，邏輯地址控制單元和 DDS 單元。邏輯地址控制單元用來產(chǎn)生不同的頻率控制字，改變相位累加器的累加值。DDS 單元依據(jù)頻率控制字產(chǎn)生相應頻率的信號，包括相位累加器和 ROM 查詢表。

邏輯地址控制單元

在本設計中，邏輯地址控制單元由一個 6 級移位寄存器和 6 位存儲器構(gòu)成。系統(tǒng)時鐘 clk 經(jīng)過 64 分頻后得到時鐘 clk_64， 作為邏輯地址控制單元的驅(qū)動時鐘。當一個時鐘 clk_64 上升沿到來時，r（1：5）=r（0：4）。這樣移位寄存器中的狀態(tài)將改變，并存入存儲器中，得到頻率控制字 k（5：0）。

DDS 單元

DDS 單元為本設計的核心部分，由相位累加器和 ROM 查詢表兩部分組成。在頻率控制字（5：0）的控制下產(chǎn)生相應頻率的信號。

① 相位累加器

相位累加器是 DDS 的重要的組成部分。被用來實現(xiàn)相位的累加，并將其累加結(jié)果存儲。φn 為一等差數(shù)列。如果相位累加器的初值為φ0，則經(jīng)過一個時鐘周期后相位累加器值為φ1，即φ1=φ0+k，其中 k 為頻率控制字。當經(jīng)過 n 個時鐘周期后φn=φ0+nk。

在本文中基于 FPGA 的相位累加器設計如上圖所示。從上圖中可以看出，相位累加器由一個數(shù)字全加器和一個數(shù)字存儲器構(gòu)成。為了提高 DDS 輸出頻率的分辨率，n要足夠大，這樣就要求 ROM 中存儲大量數(shù)據(jù)。但是考慮到硬件資源有限，所以在相位累加器中采用了截短處理，既保證了較小的頻率分辨率，又節(jié)省了硬件資源。

② ROM 查詢表

ROM 中存儲的數(shù)據(jù)是數(shù)字波形的幅值，在一個系統(tǒng)時鐘周期內(nèi)，相位累加器可輸出一個位寬為 L 的序列對其進行尋址，經(jīng)過低通濾波器后得到所需要的波形。若相位累加器的輸出序列的位寬 L=16，ROM 中存儲的數(shù)據(jù)位寬為 M=16，則可以計算出 ROM 的存儲量為 2L×M=1048576bits，雖然FPGA 開發(fā)芯片上提供了大量的 ROM，可以顯著提高輸出信號頻率精確度和信號幅值準確性，但這樣會使成本提高、功耗增大。

考慮到以上問題，在保證輸出信號具有良好頻率分辨率的前提下，以產(chǎn)生正弦信號為例，考慮到基于 DDS 產(chǎn)生的正弦波具有周期性，因此本設計的 ROM 中存儲 1/4 周期正弦波。如上圖 所示為存儲 1/4 周期正弦波形 ROM 查詢表設計。利用正弦信號的對稱性，通過改變 ROM 存儲器地址及對其輸出端控制，得到整周期正弦信號。

03、仿真結(jié)果及分析

DDS單元仿真結(jié)果及分析

① 仿真參數(shù)

現(xiàn)使用 Xilinx ISE 8.11 中 DDS IP Core 進行對比，分析本設計中 DDS 所產(chǎn)生頻率的精確度。在同等仿真參數(shù)條件下，分別對本設計的 DDS 和 DDS IP Core 進行仿真測試。表 1 中分別給出基于本設計 DDS 和 DDS IP Core 的仿真參數(shù)。

② 仿真結(jié)果及分析

如下圖所示，clk 是系統(tǒng)時鐘，new_dds_sine 為在頻率控制字 k=16 時基于本設計 DDS 產(chǎn)生的頻率為 1.5625MHz（理論值）的正弦波，dds_ip_ core_sine 為基于 DDS IP Core 產(chǎn)生的頻率為 1.5625MHz（理論值）的正弦波。

下圖 給出在 k 為 1～16 時，本設計 DDS 與 DDS IP Core 所產(chǎn)生信號的頻率與理論頻率值的對比。從圖中可以看出，本設計 DDS 所產(chǎn)生的信號頻率與理論頻率值比較接近，且本設計 DDS 中 ROM 查詢表中存儲的點數(shù)少，從硬件的角度考慮更加節(jié)省資源，能耗更低。

基于 FPGA 跳頻信號仿真結(jié)果

本設計由系統(tǒng)時鐘、分頻器、邏輯地址控制單元及 DDS 單元，共四部分組成。跳頻信號的產(chǎn)生是通過隨機地改變頻率控制字來達到改變信號的輸出頻率，下圖 給出了系統(tǒng)工作流程圖。

如上圖所示，系統(tǒng)時鐘 clk 經(jīng)過 64 分頻得到 clk_64。邏輯控制單元由 6 級移位寄存器構(gòu)成。在每個 clk_64 上升沿到來時，邏輯控制單元將產(chǎn)生一個 6 位的頻率控制字（k）。如果DDS 使能信號 ce 為高電平，DDS 將停止工作；如果 ce 為低電平，在 clk 上升沿時 DDS 被觸發(fā)，在當前狀態(tài)下 k 的控制下，得到相應地址所對應的信號幅值。如果 k 沒有變化，DDS 輸出正弦信號的頻率沒有任何變化，在一個 clk_64 上升沿到來時，k 發(fā)生變化，從而使得 DDS 輸出的正弦信號的頻率發(fā)生變化。當復位信號 reset 為高電平時，邏輯地址控制單元和 DDS 單元同時回到初始狀態(tài)，并保持不變，輸出端 dds_FH 輸出一直為零。當 reset 變?yōu)榈碗娖綍r，在一個 clk 上升沿時系統(tǒng)開始工作。

為方便觀察仿真結(jié)果，本設計采用 ModelSim SE 6.1d 作為仿真波形測試軟件。通過以上分析，本設計的 DDS 所產(chǎn)生的頻率性能穩(wěn)定，且跳頻信號的誤差并不累加。圖 6 為基于 DDS 的跳頻信號，圖 6 給出各個控制信號的仿真結(jié)果。表 2 中給出圖 6 中不同頻率控制字所對應的正弦信號的頻率與理論值的對比，可以看出本設計的 DDS 與理論值的誤差較小。由于 ROM 中存儲的點數(shù)較少，更加節(jié)省資源。

04、結(jié)束語

在 FPGA 硬件平臺下設計基于 DDS 的跳頻信號產(chǎn)生系統(tǒng)，不僅實現(xiàn)了對大量數(shù)據(jù)的快速運算，提高了仿真速度，而且可以更靈活地、重復地對系統(tǒng)的參數(shù)進行優(yōu)化配置，便于提高跳頻系統(tǒng)的性能。本文所設計的 DDS，結(jié)構(gòu)簡單、硬件資源占用率少，且產(chǎn)生頻率相對準確。根據(jù)對所需跳頻信號精確度要求的不同，合理配置參數(shù)，協(xié)調(diào)硬件資源與頻率準確之間的矛盾關系，最終實現(xiàn)跳頻系統(tǒng)的最優(yōu)配置。
編輯：hfy