隨著便攜式電子產品、“智能設備”和汽車電子產品的普及，IC 中嵌入模擬功能的需求也在不斷增加。這推動了對特定模擬技術的需求，這些技術在整個半導體市場中所占的比例越來越大。

通過一些簡化，模擬技術可以分為三個主要類別：

高功率 BiCMOS：主要目標是功率器件的 RDSON 和擊穿電壓。通常具有非常廣泛的組件類型（雙極、CMOS、LDMOS 和 DEMOS 器件），涵蓋從低壓（LV，幾伏）到極高電壓（HV，數百伏）的應用。

高速 BiCMOS：主要目標是雙極器件的速度，以支持高達數百 GHz 的高速應用。

模擬-CMOS：主要特點是高密度 CMOS 邏輯，以及低寄生、低噪聲和高質量的無源器件。它們往往是 CMOS 技術的“衍生物”。

靜電放電 (ESD) 是一種從身體到物體的靜電荷轉移，它會在短時間內（數百納秒）產生高電流（幾安培）。ESD 事件可能由 IC 在制造過程中的人工處理/測試引起，并可能導致災難性的損壞。為了保證 ESD 對處理/測試的穩健性，每個 IC 都經過標準 ESD 測試，通常是人體模型 (HBM) 和帶電設備模型 (CDM)。

為了達到所需的 ESD 穩健性水平，在每個焊盤上添加了專用的片上電路（通常稱為“ESD 保護”或“ESD 鉗位”），以將 ESD 能量吸收到受保護電路的安全水平。在典型的 ESD 保護實施中，每個焊盤到焊盤的組合都必須具有通過 ESD 保護的有效 ESD 放電路徑（圖 1）。模擬技術對 ESD 穩健設計提出了許多挑戰。

ESD 技術挑戰

CMOS 和模擬技術之間的一個根本區別在于后者通常是模塊化構建的。這允許 IC 設計人員僅選擇一部分可用的工藝掩模，以精確定制設計需求（并非給定工藝中可用的所有組件都可用于設計）。

從 ESD 設計的角度來看，這意味著 ESD 設計人員必須支持具有不同掩模組的相同 ESD 應用。這可能非常具有挑戰性，因為 ESD 保護的實際行為在很大程度上取決于掩模組。換句話說，可能需要構建多個版本的相同 ESD 保護，具體取決于可用的掩模組。

模擬技術的另一個具有挑戰性的方面在于利用模型。雖然最先進的 CMOS 技術只有幾年的壽命，但模擬技術可能使用 10-15 年，甚至 20 年。在此生命周期內產生的應用程序組合對 ESD 設計來說是一個相當大的挑戰。

ESD 設計挑戰

漏極擴展 MOS

漏極擴展 MOS (DEMOS) 是一種器件，其中將同類型的低摻雜區添加到高摻雜漏極區或漏極擴展區（圖 2）。這會影響額定電壓（即擊穿增加）和漏柵壓降（與柵氧化層可靠性相關）。另一方面，這種類型的設計會降低驅動電流特性，因為通道通常沒有針對該結進行優化。更復雜的版本，橫向擴散 MOS (LDMOS)，具有更好的電流驅動特性。

從 ESD 的角度來看，DEMOS 晶體管具有非常低的 ESD 魯棒性，即在 ESD 條件下能夠承受高電流密度的能力。DEMOS 的 ESD 弱點是高效 ESD 設計的主要挑戰，因為它需要特殊的 ESD 保護電路，在 ESD 事件（這對面積有影響）期間不會使用 DEMOS 晶體管。在過去的 15 年中，多項研究已經解決了這個特定問題，這也歸功于在最先進的 CMOS 技術中使用這些組件。

最近的一項工作 [1] 表明，在高摻雜/低摻雜漏區（圖 3 中的“SBLK”區）上阻止硅化工藝可以顯著提高 DEMOS 晶體管的 ESD 穩健性。

這種結構基本上增加了漏極側的電阻。雖然它的具體影響相當復雜，但它可以被視為一種防止非均勻電流傳導通過器件整個寬度上的 ESD 電流分布的方法。

3 維 TCAD 電熱模擬清楚地描繪了沿器件整個寬度的均勻 ESD 電流分布，并阻止了漏區的硅化（圖 4）。這將允許一些 ESD 能量被具有這種結構的 DEMOS 耗散，從而減少對 ESD 保護設計的限制。

高壓有源 FET

“有源 FET”是非常流行的 ESD 保護器件，通常用于低電壓應用。該名稱指的是 ESD 電流在主動操作模式下通過 MOS 器件分流的事實。此模式僅在 ESD 條件下通過 ESD 事件檢測器啟用。該電路被定時以在 ESD 事件的整個持續時間（1-2 微秒）內保持導通狀態。

在 CMOS 技術中，氧化物和漏極結共享相同的額定電壓，通態是通過將漏極與柵極瞬態耦合來實現的。此概念的基本實現如圖 5 所示。

對于 HV 器件（如前面提到的 DEMOS 和 LDMOS），漏極額定值可能遠高于柵極額定值（例如，漏極額定值為 20V，而柵極僅為 3.3V）。因此，如圖所示的電路將無法工作，因為漏極和柵極基本上具有相同的電壓，從而導致柵極可靠性問題（圖 5）。

需要一種將焊盤電壓分壓以實現適當柵極電壓的方法。這可以通過源跟蹤級實現（圖 6）。該方案允許典型的高壓器件在正常的漏極和柵極工作額定值內工作。此外，它還提供了優于電路的兩個顯著優勢（圖 5）：

電容小得多，因為它驅動一個小得多的晶體管。

開啟/關閉時間常數是分開的，可以單獨優化。

高壓可控硅整流器 (SCR)

可控硅整流器 (SCR) 是 pnpn 結構。由于垂直pnp晶體管和嵌入在這種pnpn結構中的橫向npn晶體管的相互耦合，就ESD功耗而言，SCR是最有效的器件。一旦兩個雙極中的一個打開，它就會打開另一個，依此類推。

參考圖 2，通過在漏阱擴展中添加高摻雜 P 型擴散，將 SCR 集成到任何 DeMOS（或 LDMOS）中非常簡單。從圖 6 中可以看出，形成了具有相互耦合的 npn 和 pnp 的 pnpn 結構。此外，柵極的存在可用于進一步調整 HV-SCR ESD 特性。

SCR 類型的基本問題是它們能夠保持功率縮放特性 [2]，因為所施加的 ESD 應力的脈沖寬度增加。更具體地說，基于 SCR 在 100ns ESD 脈沖下消耗的最大功率，人們可以預期 [2] 在 200ns 和 500ns ESD 脈沖下消耗一定的功率。

然而，在 200ns 和 500ns ESD 脈沖下實際消耗的最大功率遠低于預期（圖 8）。這是一個重大問題，尤其是在源自系統級事件的 ESD 脈沖的情況下，應力持續時間可能大大超過標準 HBM 事件的持續時間。

高壓雙極

正如 HV SCR 所強調的那樣，高壓雙極器件無法避免較差的縮放功率縮放特性。這在圖 9 中可以看到，其中實際最大功耗從 100ns 開始不遵循功率縮放定律。

除了與設計為 ESD 保護電路的 HV 雙極器件相關的功率縮放問題外，還有另一個與 HV 雙極相關的問題需要考慮：由連接到相鄰焊盤的?? N 擴散形成的寄生雙極。

參考圖 10，焊盤（PAD1 和 PAD2）通常具有以公共接地 (GND) 為參考的 ESD 保護。在從 PAD1 到 PAD2 的 ESD 事件的情況下，ESD 電流（圖 10 中的紅色實線）將從 ESD 保護 1 流過公共 GND 和 ESD 保護 2，到達 PAD2。由于 N 擴散與 PAD1 和 PAD2 相關，現在形成了一個寄生 npn 雙極（公共 p 襯底充當雙極的基極），它可以在 ESD 事件期間傳導電流并最終失效。

這種配置的主要問題是由于 ESD 電流在 ESD 保護 2 中流動，寄生雙極（公共接地）的基極具有升高的電位。這使得寄生雙極非常容易被觸發，因此，容易失敗。

與 CMOS 技術不同，在模擬技術中，具有多個 N 型擴散以支持許多不同的額定電壓和隔離技術是很常見的。因此，任何 N 型擴散的排列都會在類似于圖 10 所示的情況下產生寄生效應。考慮到發射極、集電極、基極類型和幾何效應的數量，很有可能在一個電路中產生數百個寄生雙極給定的技術。這對于 ESD 設計來說頗具挑戰性，因為 ESD 保護網絡必須能夠充分保護上述寄生效應。

ESD 資格挑戰

“片上”系統級要求

為保證 IC 制造過程中對 ESD 事件的穩健性，進行了 HBM 和 CDM 測試。在過去的幾年中，需要在 IC 級別進行系統級 ESD 保護的新趨勢正在出現。通常系統級 ESD 保護是在系統級解決的，方法是在電路板上（靠近 ESD 應力源）放置專用瞬態電壓抑制器 (TVS) 電路。這一趨勢背后的基本原理是，如果單個 IC 具有 ESD 系統級穩健性，則可以消除 TVS（從而降低成本和系統設計復雜性）。

在不深入探討為什么這個理由存在缺陷的情況下，這些要求對 IC 級 ESD 設計的影響是巨大的，不僅在 ESD 面積方面，而且在設計復雜性和所需的學習周期方面。

自定義 ESD 級別要求

IC 級 ESD 穩健性的典型 ESD 級要求是 2000V HBM 和 500V CDM。盡管已明確證明 1000V HBM 和 250V CDM 在當今的制造環境中提供了非常可靠的 ESD 設計，但某些客戶可能需要在所選引腳上具有 >8KV HBM 性能以處理未指定的系統級事件。這些要求的影響同樣在面積和開發時間方面非常重要。

可持續發展戰略

模擬技術組件產品組合的廣度以及隨后需要保護的大量應用，并不適合滿足所有要求的“單一 ESD 策略”。因此，模擬技術領域的 ESD 工程師正在研究所有 ESD 保護策略，仔細權衡利弊以找到最合適的解決方案。

有源 FET：它們非常有效，在低壓應用中很受歡迎。然而，對于高電壓應用，低 FET 的驅動電流和大面積的結合使它們不太吸引人。

基于擊穿的設備：它們依賴于寄生雙極 npn 或 pnp。由于出色的面積/ESD 性能權衡，基于 Npn 的技術非常受歡迎。主要缺點是難以通過過程變化來控制性能。

SCRs：這些解決方案在面積/ESD 性能方面是最有效的，而且它們很容易設計。然而，從 DRC-LVS 的角度來看，固有的閂鎖風險和難以實現，在某種程度上限制了它們的使用。

自我保護：這種解決方案在大輸出驅動器的情況下非常有效，它也可以設計為承受 ESD 事件。缺點是需要在 IP 和 ESD 之間進行協同設計。

近年來，模擬技術的相關性迅速增加，在這項工作中，我們回顧了與技術、設計和資格要求相關的 ESD 挑戰。

參考文獻

[1] A. Salman 等人，國際可靠性物理研討會論文集，2012

[2] DC Wunsch 和 RR Bell，IEEE Trans。核。Sci., 1968

[3] IEC61000-4-2：電磁兼容性 (EMC) – 第 4-2 部分

編輯：hfy