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PCB設計:時鐘與地址/控制信號波形之間的位置關系

PCB線路板打樣 ? 來源:一博科技 ? 作者:袁波 ? 2021-04-13 17:28 ? 次閱讀

高速先生前幾期的自媒體文章里多次提到了時序,并且也寫了很多時序方面的文章,這些文章都從不同的角度對時序的概念進行了闡述。作者讀完之后深受啟發,這里,作者也把自己對時序的理解表達出來,供網友們參考。

接觸到時序概念,是從學習DDR布線開始的。作者以前只知道一個差分對里面的兩根線需要等長,等長的原因是保證P和N兩根線上傳輸的信號同時到達接收端,這樣就不會有共模信號的出現。然而,在DDR實際布線中,難點在于各組信號間的線長匹配。

我們知道,DDR的四組信號之中,地址/命令/控制信號都是參考時鐘信號的,數據信號參考DQS。具體來說,就是要這些信號波形的相對位置之間存在一定的約束。時鐘與地址/命令,控制之間的波形位置對應關系如下,如下圖1:

圖1

從圖1可以看出,理想情況下,地址/命令,控制信號的波形邊沿應該和時鐘信號的下降沿對齊,這樣才能保證時鐘信號的上升沿在地址/命令信號的中間位置,只有這樣,信號傳輸到接收端為建立時間和保持時間留足裕量。圖一中的灰色窗口就是不確定區域,也是我們在PCB設計的時候需要考慮的,一般我們可以通過查看芯片Datesheet來查閱Prelaunch的最小值與最大值,這個是芯片本身的參數,與布線無關。說了這么多,系統在工作的時候,時鐘與地址/控制信號波形之間的位置關系到底是什么樣的呢?讓給我們來看看下圖2

圖2

上圖2中,綠色的是時鐘信號波形,紫色的是地址信號。可以看到,地址/命令,控制信號并不像時鐘信號那樣是周期性的,但它的位寬是時鐘周期的整數倍,信號邊沿都是要和時鐘信號的下降沿對齊的,如果不能對齊,至少在時鐘信號下降沿附近。

同樣的,數據信號是參考DQS的,DQS又是參考時鐘信號的,它們之間的位置關系如下圖所示,圖3是時鐘信號與DQS之間的時序關系;圖4是DQS與DQ之間的時序關系。

圖3

圖4

從上圖可以看出,理想情況下,DQS的波形邊沿與時鐘信號的邊沿是應該對齊的。對于數據信號來說,由于是DDR,雙倍數據速率,時鐘波形的上升沿和下降沿都能觸發數據,為保證這一點,必須保證DQS信號波形邊沿在DQ波形的中間位置。芯片工作時,這些相對位置都會出現一定的偏移,這些偏移量是芯片本身的屬性,相關延時參數在芯片手冊上可以查找。

理論聯系實際,我們還是來看看芯片在實際工作的時候,這幾組信號之間的相對位置是不是我們上面說的那樣。

圖5

上圖中紅色波形時DQS信號,黃色是數據信號,可見,數據信號在翻轉的時候,邊沿基本上都在DQS脈沖的中間位置,這也保證了接收端在讀取信號的時候有充足的建立時間與保持時間。

綜上所述,本篇文章定性的介紹了一下DDR各組信號之間的時序關系,沒有做定量計算。在實際的時序仿真中,重點在于能夠在芯片手冊上找到這些時序參數,并理解這些時序參數的含義。最后通過評估建立時間與保持時間的裕量來判定系統時序是否符合要求。

編輯:hfy

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