降成本設(shè)計，刻不“容”緩。如果說內(nèi)存條是繞不開的剛需，那么，對付“容嬤嬤”（本文特指電源的濾波電容）還是有辦法的，比如，省著用，是的，看我真誠的眼神，能省則省。看到這里，希望各位拿好手中的板磚，抑制住扔給我的沖動，因為聰明的你們肯定想說，按照這種邏輯，啥也不做豈不最省錢？非也，非也，硬件設(shè)計是件很嚴(yán)肅的事情，小生對此心懷敬畏，降成本設(shè)計不是不設(shè)計，而是成本和質(zhì)量雙管齊下，具體到電源的PDN阻抗設(shè)計，就是既能減少濾波電容的數(shù)量，同時，還能滿足電源噪聲的要求。

既然要拿濾波電容下手，那就有必要先了解電容的阻抗特性。理想電容的阻抗隨著頻率增加而呈反比下降，而實際電容的特性卻沒有這么簡單。實際電容器的阻抗曲線可以用一個簡單的RLC電路模型近似，如下圖某款0402封裝的1uF電容阻抗曲線，在等效寄生電阻ESR和等效寄生電感ESL的共同影響下，電容阻抗曲線變成了一個“V”字型，諧振頻率點10MHz處的阻抗最小，換而言之，我們可以認(rèn)為該電容的最佳濾波頻段在10MHz附近（此處暫不考慮安裝電感影響）。

了解了電容的阻抗特性，下面我們就來看看對于濾波電容如何物盡其用，用盡量少的電容在盡量寬的頻段內(nèi)保持PDN阻抗低于目標(biāo)阻抗（即滿足負(fù)載最大瞬態(tài)電流供應(yīng)，且在電壓變化不超過最大允許波動范圍的情況下，電源系統(tǒng)自身阻抗的最大值）。不妨來比較下相同容值的電容組合與不同容值組合的濾波效果：

以圖中的藍(lán)色直線為目標(biāo)阻抗線，對比可以看出，數(shù)量相同的情況下，相同容值電容并聯(lián)的阻抗沒有多容值組合的效果好，因為“V”字造型雖然在某些特定的場合有著強大的誘惑力，但是對于PDN阻抗并不是最佳選擇，因為大起大落來的太突然，阻抗只能在較窄的頻段內(nèi)控制在目標(biāo)阻抗之下，而且費力不討好，為滿足相同的目標(biāo)阻抗要求，所需電容數(shù)量多，成本高。相比之下，波瀾不驚的多容值組合更顯淡定從容，不同容值的電容各司其職，分區(qū)而治，可以在較寬的頻段內(nèi)都將PDN阻抗壓制在目標(biāo)阻抗線以下，減少使用的電容數(shù)量，降低成本。

當(dāng)然，如果電源的PDN阻抗曲線整體都已經(jīng)控制在目標(biāo)阻抗以下，是否就皆大歡喜了呢？其實，可以更好的。電容省著用，如何省著用？除了選擇合理的容值組合，對于部分頻段可能存在的電容數(shù)量過設(shè)計，PI仿真派上了用武之地，這也是降成本設(shè)計的切入點，一起看個實際的案例吧。

某客戶的DDR顆粒1.2V電源原始濾波電容配置方案的PDN阻抗仿真結(jié)果如下圖：

藍(lán)色虛線標(biāo)注的是目標(biāo)阻抗0.144Ohm，紅色虛線標(biāo)注的是PDN阻抗最大的反諧振峰值（可以與電容精簡后的情況做個對比），各顆粒處的PDN阻抗如圖中各曲線所示，不難看出，各個顆粒的PDN阻抗均在要求頻段內(nèi)低于目標(biāo)阻抗，滿足要求且裕量較大，妥妥的PASS。但由于客戶精益求精，希望能精簡部分電容，客戶的需求就是我們前進的動力，通過仿真對比，我們發(fā)現(xiàn)每個顆粒減少5個0402封裝0.1uF的電容對PDN阻抗的影響不大（如下圖示），曲線依舊妖嬈，依然PASS。

于是我們果斷建議每個顆粒拿掉5個0.1uF電容，20個顆粒就可以減少100個電容！幸福來得太突然，客戶有點懵圈，在我們的再三確認(rèn)和慫恿，不，是鼓勵下，用戶接受了建議。在板子的試產(chǎn)階段，細(xì)心的客戶還對電容精簡前后的電源噪聲進行了測試對比，結(jié)果如下：

電容精簡后的電源噪聲只增加了不到3mV，仍滿足要求，喜大普奔。

總而言之，花小錢辦大事是我們的目標(biāo)。“容嬤嬤”用的好，能成為皇后娘娘打擊對手（減小電源噪聲）的得力助手；用的不好，只會變身挑撥離間的后媽幫兇，橫生枝節(jié)（增加成本，增加被老板罵的機會）。

行文至此，這篇文章也差不多該劃上句號了。借用張愛玲的一句名言，如果各位看官在遇見這篇文章之前因為成本壓力而心情很低落很低落，一直低到塵埃里去，那么希望你們看完文章之后的心是歡喜的，并且在那里開出一朵花來，這朵花的名字是“省著花”。
編輯：hfy