我們知道濾波電容被放在電源和地之間，主要有兩個作用：（1）為處于快速開關狀態下的IC供電；（2）減小電源和地之間的噪聲 。所有濾波電容選擇的策略都會采用梯次電容值配置，大電容有足量電量儲備，而小電容自身電感較小，可以滿足IC的快速充放電要求。

在我們常規設計中對濾波電容fanout時，要從pin拉出一小段粗引出線，然后通過過孔和電源平面連接，接地端也是同樣。fanout過孔的基本原則就是讓這一環路面積最小，進而使總的寄生電感最小。濾波電容的常見fanout方式如下圖所示，濾波電容靠近電源pin放置。

濾波電容的作用為電源網絡提供低阻抗的通路，從而抑制噪聲。如下圖所示（Lbelow主要是兩個過孔的自感和互感，當電容的位置離IC器件更近時，如下圖虛線所示，Lbelow的互感增大，因互感的作用與自感的作用相反，導致其整體電感減小，充放電速度更快； Labove包括電容的ESL和安裝電感）

由于濾波電容的寄生電感使得電容在高頻的阻抗增大從而噪聲抑制能力減弱甚至失去效果。一般的表貼封裝退耦電容的去耦范圍通常在100MHZ以內。

某日我們的市場人員聯絡我，有一個新客戶的消費類HDI項目有點問題，希望我們做一下Debug。根據客戶反饋，他們的SOC相關模塊原理圖和布局布線全部安照demo板設計，但是產品測試時很多功能不滿足要求。而demo板都是ok的；他們找芯片原廠的FAE幫忙檢查原理圖也沒有發現問題，只是他們用10層3階HDI設計，demo板用任意階HDI設計。FAE要求他們完全參考demo板或者修改的部分需要仿真?？蛻舾杏X由于他們公司不是很有名氣芯片原廠的FAE對他們不積極，同時他們的PCB是由“比較專業且資深”的PCB工程師設計，他們在PCB檢查時并沒有發現異常，所以最后只好找我們來定位一下問題，看看是否能通過優化設計，滿足性能要求。

由于該SOC我們先前有相關設計經驗，所以我打開PCB的時候還是有心理準備的，密度肯定會比較大，當然能對應高階HDI設計的工程師，能力肯定也不錯的。SOC部分布局如下所示（0.4BGA封裝從信號pin定義來看至少是三階HDI才能完成設計）。

信號/電源通道和demo 基本一致，層疊厚度存在部分差異如下所示：（demo 板0.78MM，本設計1.05MM）

另外客戶反饋電源部分電容數量都是按照demo板推薦的，但他們測試時電源紋波比較大，其中VDD_1V測試波形如下圖所示。

當找到這一路電源時，從電容位置和設計來看，感覺還是蠻好的。但仔細查看后發現，由于HDI有多個層鋪為地平面（其中L4/L7為主地平面），當看到SOC下方電源地的fanout時，我和我的小伙伴們都驚呆了，不多說，有圖有真相！

芯片在Top層，濾波電容在Bottom層；但L4/L7主地平面沒有就近的回流地孔，導致濾波電容的回路較遠，嚴重影響了濾波電容的性能！不信我們來仿真驗證一下在客戶原始版本和增加部分地孔版本， PDN阻抗曲線差異！

仿真驗證PDN阻抗曲線如下所示：（在1MHz之后PDN差異就慢慢體現出來了）

看到這里，就到了展現我們設計能力的時候（老司機們都知道，0.4BGA的高階HDI加孔的難度不亞于重新設計）。然而我們是行動派，有條件要上，沒有條件創造條件也要上！大家看看我們pcb修改前后對比，是不是棒棒地。

經過我們修改優化，客戶后期調試都通過了。當然最重要的是我們PDN部分的優化，還是用數據來說話！

編輯：hfy