高速先生經常被問到這樣的問題：信號速率早已達到了Gbps的量級，為何電源仿真報告里的PDN阻抗（如下圖示紅色曲線，橫坐標的單位是MHz）大部分還只看到100MHz？超過100MHz的高頻電源紋波超標腫么辦？不會對高速信號產生干擾嗎？

先回答最后一個問題，高頻段的電源紋波超標當然會對高速信號產生干擾，不過，大多數時候只關注百兆赫茲內PDN阻抗的做法也是沒問題的，是不是有點暈？

其實，仿真攻城獅只讓你看到100MHz也是為了你好，因為根據板級電容配置的阻抗特點，高頻段的PDN阻抗（如下圖藍色阻抗線，注意，橫坐標的單位是GHz）在你看不到的頻段里（高于100MHz）放飛了自我，遠遠超出了目標阻抗（如下圖綠色虛線0.0135ohm）的要求，怕你看到會上火。

如果你堅持要看更高的頻段，你會看到這樣的景象：板級電容的PDN阻抗隨著頻率增加而一路飄高，阻抗曲線在高頻段的抖動比你此刻的心電圖還厲害。我猜你會怒不可遏的揪住仿真攻城獅的領子咆哮：老子按芯片手冊加的電容，怎么會跑成這個鬼樣子？！

電容數量沒錯，容值沒問題，封裝大小也沒毛病，跟Layout攻城獅說了很多好話，他加的也很辛苦，大家都了解，可是板級電容的PDN阻抗隨頻率增加的變化趨勢就是這樣的，因為高頻段的電源去耦不歸你加的這些電容管。

結論確實很殘酷，讓你出離了憤怒，你可能需要時間接受。但是，如果高速先生告訴你，PDN在高頻段的實際阻抗并沒有你看到的那么糟，因為PDN系統級的去耦除了板級電容，還要考慮封裝內電容去耦（OPD，On-Package Decap）和片上電容（ODC，On-Die Caps），看到這里，你會不會先松了一口氣，繼而又覺得很茫然？

在解決你的困惑之前，讓我們先回到最基本的問題，搞懂電源去耦設計中的目標阻抗是怎么回事？所謂目標阻抗（Ztarget），即在滿足負載最大瞬態(tài)電流需求、且電壓變化不超過最大允許波動范圍（Allowed ripple）的情況下，電源分配網絡（PDN）自身阻抗的最大值。簡單來說，就是通過合理的電容配置，在盡量寬的頻段內保持PDN的阻抗低于目標阻抗，從而使電源的紋波滿足要求。計算公式如下：

芯片手冊推薦的電容配置通常會把電容的數量、容值、封裝、品牌甚至Layout指導都給你安排的明明白白的。

綜合考慮板上不同容值的電容在不同頻段的去耦作用，板級電容整體的PDN阻抗通常長成下圖紅色曲線的樣子。

重點來了，前文一直聊的是板級的PDN阻抗，而系統級的PDN阻抗，除了板級，還包括芯片封裝內的部分。問題的關鍵就在于板級電容和芯片內的去耦頻段各有側重。

具體說來就是，直流至百KHz左右的頻段主要依賴電源輸出模塊（VRM）的穩(wěn)定性；百KHz到百MHz的頻段靠板級電容（PCB Caps，包括Bulk caps及Local caps）進行去耦，雖然不同容值的電容負責不同的頻段，但整體由于安裝電感的影響，板級電容的去耦頻段一般局限在百MHz以內；更高頻段的電源去耦則通常在芯片內部完成，主要依靠封裝內的電容及片上電容，而這兩個電容參數涉及芯片內部的構造，一般需要芯片廠商提供。

困惑你的兩個問題終于有了答案：第一個問題，大部分的電源仿真報告里的PDN阻抗只看到100MHz，是因為你所提供的板級電容配置只能在百MHz之內的頻段起作用，部分芯片由于封裝內的電容去耦比較給力，甚至只要求封裝外的板上電容只負責20MHz以內的頻段（具體要參考芯片手冊）；第二個問題，高頻段的電源噪聲腫么辦？主要依靠封裝內的電容去耦和片上電容的作用。比如，下圖所示的某芯片電源在考慮廠商提供的OPD和ODC前后的PDN阻抗曲線對比?？梢钥吹剑紤]了芯片內的電容參數之后，紅色的PDN阻抗曲線在高頻段被控制在合理的范圍之內并一路走低，形勢可喜，令人欣慰。

編輯：‘hfy’