FinFET晶體管架構(gòu)是當(dāng)今半導(dǎo)體行業(yè)的主力軍。但是，隨著器件的持續(xù)微縮，短溝道效應(yīng)迫使業(yè)界引入新的晶體管架構(gòu)。在本文中，IMEC的3D混合微縮項目總監(jiān)Julien Ryckaert勾勒出了向2nm及以下技術(shù)節(jié)點(diǎn)發(fā)展的演進(jìn)之路。在這條令人振奮的道路上，他介紹了Nanosheet晶體管，F(xiàn)orksheet器件和CFET。其中一部分內(nèi)容已在2019 IEEE國際電子器件會議（IEDM）上發(fā)表。

FinFET：今天最先進(jìn)的晶體管 在每一代新技術(shù)上，芯片制造商都能夠?qū)⒕w管規(guī)格微縮0.7倍，從而實現(xiàn)15％的性能提升，50％的面積減小，40％的功耗降低以及35％的成本降低。幾年前，業(yè)界為了維持這種微縮路徑，從“老式”平面MOSFET過渡到FinFET晶體管架構(gòu)。在FinFET中，源極和漏極之間的溝道為fin的形式。柵極環(huán)繞該3D溝道，可從溝道的3個側(cè)面進(jìn)行控制。這種多柵極結(jié)構(gòu)可以抑制在柵極長度降低時帶來的短溝道效應(yīng)。

出色的短溝道控制能力至關(guān)重要，因為它奠定了器件微縮的基礎(chǔ)，允許更短的溝道長度和更低的工作電壓。 2012年，首款商用22nm FinFET面世。從那時起，F(xiàn)inFET體系結(jié)構(gòu)進(jìn)行了持續(xù)的改進(jìn)，以提高性能并減小面積。例如，F(xiàn)inFET的3D特性允許增加fin片高度，從而在相同的面積上獲得更高的器件驅(qū)動電流。如今，業(yè)界正在加快生產(chǎn)的10nm / 7nm芯片也是基于FinFET。在最先進(jìn)的節(jié)點(diǎn)的標(biāo)準(zhǔn)單元大多是6T單元高度，也就是是每個器件最多擁有2根fin。

Nanosheet：器件進(jìn)化第一步 但是，隨著工藝微縮至5nm節(jié)點(diǎn)，F(xiàn)inFET架構(gòu)可能不再是主流。在溝道長度小到一定值時，F(xiàn)inFET結(jié)構(gòu)又無法提供足夠的靜電控制。最重要的是，向低軌標(biāo)準(zhǔn)單元的演進(jìn)需要向單fin器件過渡，即使fin高度進(jìn)一步增加，單fin器件也無法提供足夠的驅(qū)動電流。

隨著技術(shù)節(jié)點(diǎn)的不斷變化，半導(dǎo)體行業(yè)并不急于轉(zhuǎn)向其他晶體管架構(gòu)。一些公司甚至可能決定在某些節(jié)點(diǎn)停留更長的時間。但是，仍然存在需要最新的“通用” CMOS解決方案的應(yīng)用，例如機(jī)器學(xué)習(xí)，大數(shù)據(jù)分析和數(shù)據(jù)中心服務(wù)器。通過這種通用CMOS解決方案，可以在相同技術(shù)節(jié)點(diǎn)中使用相同的晶體管架構(gòu)來實現(xiàn)芯片上所有的功能。 在這里，Nanosheet可以來幫助解圍。

Nanosheet可以被視為FinFET器件的自然演變版本。想象一下將FinFET的溝道水平切割成多個單獨(dú)Nanosheet溝道，柵極也會完全環(huán)繞溝道。與FinFET相比，Nanosheet的這種GAA特性提供了出色的溝道控制能力。同時，溝道在三維中的極佳分布使得單位面積的有效驅(qū)動電流得以優(yōu)化。

從FinFET到Nanosheet的自然演變。

需要微縮助推器 在6T和5T的低單元高度下，向Nanosheet器件的遷移變得最佳，因為在這種情況下，fin的減少會降低傳統(tǒng)基于FinFET的單元中的驅(qū)動電流。 但是，如果不引入結(jié)構(gòu)化微縮助推器（如埋入式電源軌和環(huán)繞式接觸），就無法將單元高度從6T減小到5T。

電源軌為芯片的不同組件提供電源，并且一般由BEOL中Mint和M1層提供。但是，它們在那里占據(jù)了很大的空間。在嵌入式電源軌結(jié)構(gòu)中，電源軌埋在芯片的前段，以幫助釋放互連的布線資源。此外，它們?yōu)椴捎霉?jié)距微縮而增加BEOL電阻的技術(shù)提供了較低的電阻局部電流分布。BEOL沒有電源軌后，可以將標(biāo)準(zhǔn)單元的高度從6T進(jìn)一步降低到5T。

下一步：縮小p和n之間的間距 隨著走向更小的軌道高度的旅程的繼續(xù)，單元高度的進(jìn)一步減小將要求標(biāo)準(zhǔn)單元內(nèi)nFET和pFET器件之間的間距更小。但是，對于FinFET和Nanosheet而言，工藝限制了這些n和p器件之間的間距。例如，在FinFET架構(gòu)中，通常在n和p之間需要2個dummy fin的間距，這最多消耗總可用空間的40-50％。

為了擴(kuò)大這些器件的可微縮性，IMEC最近提出了一種創(chuàng)新的架構(gòu)，稱為Forksheet器件。Forksheet可以被認(rèn)為是Nanosheet的自然延伸。 與Nanosheet相比，現(xiàn)在溝道由叉形柵極結(jié)構(gòu)控制，這是通過在柵極圖案化之前在p和nMOS器件之間引入“介電墻”來實現(xiàn)的。該墻將p柵溝槽與n柵溝槽物理隔離，從而允許更緊密的n到p間距。

從FinFET到Nanosheet再到Forksheet的自然演變。 用于制造Forksheet的工藝流程與用于制造Nanosheet的工藝流程相似，僅增加一些額外的工藝步驟。n和p之間的介電隔離還具有一些工藝優(yōu)勢，例如填充功函數(shù)金屬的工藝更簡化。在此基礎(chǔ)上，由于大幅減少了n到p的間距，預(yù)計該Forksheet具有更佳的面積和性能的可微縮性。

Forksheet工藝流程中的關(guān)鍵步驟，即有源區(qū)形成后“介電墻”的形成步驟。

Forksheet：性能和面積的改進(jìn) IMEC的研究人員最近使用TCAD仿真來量化Forksheet架構(gòu)的預(yù)期PPA潛力。所研究的器件針對IMEC的2nm技術(shù)節(jié)點(diǎn)，采用42nm的接觸柵節(jié)距和16nm的金屬間距的5T標(biāo)準(zhǔn)單元庫。擬議的設(shè)計包括一些微縮助推器，例如埋入式電源軌和環(huán)繞接觸。 與Nanosheet器件相比，已計算出10％的速度增益（恒定功率）和24％的功率減小（恒定速度）。

這種性能提升的部分原因是由于柵極-漏極重疊較小而導(dǎo)致的（寄生）Miller電容減小。可用空間還可以用于增加sheet寬度，從而提高驅(qū)動電流。最后，可以利用從n到p的間距減小將軌道高度從5T縮小到4.3T，從而使單元面積減小20％。在SRAM設(shè)計中，仿真結(jié)果表明，在8nm 的pn間距下，單元面積的微縮比例和性能提高了30％。

SRAM半單元的版圖，用于a）FinFET，b）GAA Nanosheet和c）Forksheet。由于pn間距不受柵極擴(kuò)展（GE），柵極切割（GC）或dummy fin gate tuck（DFGT）的影響，因此Forksheet可以提供高達(dá)30％的位單元高度微縮比例。 在從平面到FinFET以及垂直堆疊的Nanosheet的自然進(jìn)化中，可以將Forksheet視為下一版本。以上特性證明了其作為2nm技術(shù)節(jié)點(diǎn)的最終邏輯“通用” CMOS器件的潛力。在進(jìn)一步的研究中，需要解決將這些器件完全投入生產(chǎn)的工藝挑戰(zhàn)。

CFET：通往3T邏輯標(biāo)準(zhǔn)單元的道路 小于5T時，單元高度的進(jìn)一步降低主要受到可布線性問題的限制，而且這個問題應(yīng)在邏輯區(qū)塊級別進(jìn)行評估。為了優(yōu)化可布線性，我們將進(jìn)入CFET時代，進(jìn)一步推動了摩爾定律的發(fā)展。 CFET的概念在于將nFET“折疊”在pFET之上，這樣就充分利用了器件3D微縮的潛力。 由于具有堆疊特性，CFET擁有2個局部互連層，這為內(nèi)部單元布線和減小單元面積提供了更大的自由度。單元之間的可布線性也可以大大改善。

CFET架構(gòu)具有2個局部互連層以及pn 堆疊CMOS基本結(jié)構(gòu)。 初步評估表明，基于FinFET的4T CFET可以對標(biāo)甚至超過5T“標(biāo)準(zhǔn)” FinFET器件的標(biāo)準(zhǔn)單元功率性能指標(biāo)。它還可以提供面積縮小25％的標(biāo)準(zhǔn)單元和SRAM單元。基于Nanosheet的CFET可以提供額外的性能提升，并且對于縮小到3T邏輯標(biāo)準(zhǔn)單元來說是必需的。

結(jié)論 在本文中，IMEC提出了一條通往2nm及以下技術(shù)節(jié)點(diǎn)的最終規(guī)模化邏輯器件的演進(jìn)路徑。在今天的主流FinFET之后出現(xiàn)了Nanosheet器件，該器件提供了出色的溝道控制功能，同時又增加了有限的工藝復(fù)雜性。當(dāng)配合定標(biāo)助推器時，具有5T軌道高度的標(biāo)準(zhǔn)單元將觸手可及。下一步，F(xiàn)orksheet可能會進(jìn)場，由于減小了n到p的間距，因此提供了通往4.3T單元的可能性。相關(guān)工藝仿真證實了其在2nm技術(shù)節(jié)點(diǎn)上的潛力。CFET作為最緊湊的CMOS結(jié)構(gòu)，為實現(xiàn)3T邏輯標(biāo)準(zhǔn)單元帶來了希望。

責(zé)任編輯：xj

原文標(biāo)題：技術(shù) | 后FinFET時代的技術(shù)演進(jìn)

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