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Xilinx原語使用方法有哪些

電子設計 ? 來源:電子設計 ? 作者:電子設計 ? 2022-02-08 14:01 ? 次閱讀

作者:swang_shan

版權聲明:本文為博主原創文章,遵循 CC 4.0 BY-SA 版權協議,轉載請附上原文出處鏈接和本聲明。

本文鏈接:https://blog.csdn.net/swang_shan/article/details/103806824

簡介

原語(Primitive),是Xilinx針對其器件特征開發的一系列常用模塊的名字,用戶可以將其看成Xilinx公司為用戶提供的庫函數,是芯片中的基本元件,代表FPGA中實際擁有的硬件邏輯單元,如LUT,D觸發器,RAM等,相當于軟件中的機器語言。在實現過程中的翻譯步驟時,要將所有的設計單元都轉譯為目標器件中的基本元件,否則就是不可實現的。原語在設計中可以直接例化使用,是最直接的代碼輸入方式,其和HDL語言的關系,類似于匯編語言和C語言的關系。

Xilinx公司提供的原語,涵蓋了FPGA開發的常用領域,但只有相應配置的硬件才能執行相應的原語,并不是所有的原語都可以在任何一款芯片上運行。在Verilog中使用原語非常簡單,將其作為模塊名直接例化即可。

Xilinx公司的原語按照功能分為10類,包括:計算組件、I/O端口組件、寄存器和鎖存器、時鐘組件、處理器組件、移位寄存器、配置和檢測組件、RAM/ROM組件、Slice/CLB組件以及G比特收發器組件。下面分別對其進行詳細介紹。

1、 時鐘組件

目前,大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計,對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求,一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘,以達到最低的時鐘抖動和延遲。 FPGA 全局時鐘資源一般使用全銅層工藝實現,并設計了專用時鐘緩沖與驅動結構,從而使全局時鐘到達芯片內部的所有可配置單元(CLB)、I/O單元(IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應復雜設計的需要,Xilinx的FPGA中集成的專用時鐘資源與數字延遲鎖相環(DLL)的數目不斷增加,最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數字時鐘管理模塊(DCM)。

與全局時鐘資源相關的原語常用的與全局時鐘資源相關的Xilinx器件原語包括:IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等。

IBUFG

即輸入全局緩沖,是與專用全局時鐘輸入管腳相連接的首級全局緩沖。所有從全局時鐘管腳輸入的信號必須經過IBUFG 單元,否則在布局布線時會報錯。 IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和 SSTL等多種格式的IO標準。

IBUFGDS

IBUFG的差分形式,當信號從一對差分全局時鐘管腳輸入時,必須使用IBUFGDS作為全局時鐘輸入緩沖。IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多種格式的IO標準。

BUFG

全局緩沖,它的輸入是IBUFG的輸出,BUFG的輸出到達FPGA內部的IOB、CLB、選擇性塊RAM的時鐘延遲和抖動最小。

BUFG是具有高扇出的全局時鐘緩沖器,一般由綜合器自動推斷并使用,其和同類原語的RTL結構如圖所示。全局時鐘是具有高扇出驅動能力的緩沖器,可以將信號連到時鐘抖動可以忽略不計的全局時鐘網絡,BUFG組件還可應用于典型的高扇出信號和網絡,如復位信號和時鐘使能信號。如果要對全局時鐘實現PLL或DCM等時鐘管理,則需要手動例化該緩沖器。其例化的代碼模板如下所示:

// BUFG: 全局時鐘緩存(Global Clock Buffer),只能以內部信號驅動

// Xilinx HDL庫向導版本,ISE 9.1

BUFG BUFG_inst (

.O(O), //時鐘緩存輸出信號

.I(I) // /時鐘緩存輸入信號

);

// 結束BUFG_ins模塊的例化過程

o4YBAGAJ7vyAGO7EAAAzizrpV2w236.png

BUFG—RTL

BUFG—RTL

4. BUFGCE是帶有時鐘使能端的全局緩沖。它有一個輸入I、一個使能端CE和一個輸出端O。只有當BUFGCE的使能端CE有效(高電平)時,BUFGCE才有輸出。

5. BUFGMUX是全局時鐘選擇緩沖,它有I0和I1兩個輸入,一個控制端S,一個輸出端O。當S為低電平時輸出時鐘為I0,反之為I1。需要指出的是BUFGMUX的應用十分靈活,I0和I1兩個輸入時鐘甚至可以為異步關系。

6. BUFGP相當于IBUG加上BUFG。

7. BUFGDLL是全局緩沖延遲鎖相環,相當于BUFG與DLL的結合。BUFGDLL在早期設計中經常使用,用以完成全局時鐘的同步和驅動等功能。隨著數字時鐘管理單元(DCM)的日益完善,目前BUFGDLL的應用已經逐漸被DCM所取代。

8. DCM即數字時鐘管理單元,主要完成時鐘的同步、移相、分頻、倍頻和去抖動等。DCM與全局時鐘有著密不可分的聯系,為了達到最小的延遲和抖動,幾乎所有的DCM應用都要使用全局緩沖資源。DCM可以用Xilinx ISE軟件中的Architecture Wizard直接生成。

全局時鐘資源的使用方法 全局時鐘資源的使用方法(五種)

1:IBUFG + BUFG的使用方法:

IBUFG后面連接BUFG的方法是最基本的全局時鐘資源使用方法,由于IBUFG組合BUFG相當于BUFGP,所以在這種使用方法也稱為BUFGP方法。

2. IBUFGDS + BUFG的使用方法:

當輸入時鐘信號為差分信號時,需要使用IBUFGDS代替IBUFG。

3. IBUFG + DCM + BUFG的使用方法:

這種使用方法最靈活,對全局時鐘的控制更加有效。通過DCM模塊不僅僅能對時鐘進行同步、移相、分頻和倍頻等變換,而且可以使全局時鐘的輸出達到無抖動延遲。

4. Logic + BUFG的使用方法:

BUFG不但可以驅動IBUFG的輸出,還可以驅動其它普通信號的輸出。當某個信號(時鐘、使能、快速路徑)的扇出非常大,并且要求抖動延遲最小時,可以使用BUFG驅動該信號,使該信號利用全局時鐘資源。但需要注意的是,普通IO的輸入或普通片內信號進入全局時鐘布線層需要一個固有的延時,一般在 10ns左右,即普通IO和普通片內信號從輸入到BUFG輸出有一個約10ns左右的固有延時,但是BUFG的輸出到片內所有單元(IOB、CLB、選擇性塊RAM)的延時可以忽略不計為“0”ns。

5. Logic + DCM + BUFG的使用方法:

DCM同樣也可以控制并變換普通時鐘信號,即DCM的輸入也可以是普通片內信號。使用全局時鐘資源的注意事項全局時鐘資源必須滿足的重要原則是:使用 IBUFG或IBUFGDS的充分必要條件是信號從專用全局時鐘管腳輸入。換言之,當某個信號從全局時鐘管腳輸入,不論它是否為時鐘信號,都必須使用 IBUFG或IBUFGDS;如果對某個信號使用了IBUFG或IBUFGDS硬件原語,則這個信號必定是從全局時鐘管腳輸入的。如果違反了這條原則,那么在布局布線時會報錯。這條規則的使用是由FPGA的內部結構決定的:IBUFG和IBUFGDS的輸入端僅僅與芯片的專用全局時鐘輸入管腳有物理連接,與普通IO和其它內部CLB等沒有物理連接。另外,由于BUFGP相當于IBUFG和BUFG的組合,所以BUFGP的使用也必須遵循上述的原則。

審核編輯:何安

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