近日，中芯國際投資90億美元的國內首條FinFET芯片生產線落戶上海，據稱可以一直用到5nm工藝。國際上，頭部代工廠已在從5nm進入3nm工藝，雖然三星與臺積電對采用哪種技術似乎出現了分歧，但該來的終究要來，只是時間問題。

摩爾定律筋疲力盡

1965年到現在，集成電路行業一直遵循摩爾定律，經歷了每18到24個月晶體管密度翻一番，芯片功能越來越多的演變。但是，隨著每個新工藝節點的到來，成本都會上升，演進的節奏也在放緩。今天，摩爾定律幾乎到了筋疲力盡的境地。

盡管英特爾、臺積電、三星等公司都在計劃從2022或2023年開啟3nm和2nm工藝節點的生產，并從今天的FinFET過渡到新的全環繞柵極場效應晶體管（GAA-FET），但用GAA-FET取代FinFET的轉變既昂貴又困難，必定是一條充滿坎坷之路。

FinFET是英特爾在2011年提出的，當時用在22nm芯片上，后來臺積電、三星一起跟進，從14nm/16nm FinFET一直用到現在的5nm。

不可否認，摩爾定律一直是集成電路增長的引擎，但代工廠要每18個月推出一個新工藝確實太難了。在每個節點，工藝成本和復雜性都在飛漲，所以節點縮小的節奏也從18個月延長到2.5年或更長。另外，大多代工廠的客戶也承擔不了遷移至更先進節點的費用。

問題變得越來越困難和復雜，但行業的共識是：復雜和困難也意味著機會。激進人士認為，摩爾定律可以繼續用在任何器件上，希望工藝達到3nm甚至更小，因此有很多選擇。

也有人認為，隨著芯片規模的擴大，在新節點上生產更小的晶體管越來越困難，研發重點已經轉移到其他領域，比如可以利用封裝獲得更低功耗、速度和更高內存的好處。

FinFET也快走到了盡頭

有能力制造先進節點芯片的公司數量隨著工藝幾何結構的變化而不斷減少，每增加一個新節點，成本也越來越高。臺積電最先進的300毫米晶圓廠耗資達200億美元。

在20nm節點，人們首次發現平面晶體管因溝道長度變短導致了所謂短溝道效應。這時，柵下耗盡區電荷不再完全受柵控制，其中有一部分受源極-漏極控制，產生耗盡區電荷共享，并且隨著溝道長度的減小，受柵控制的耗盡區電荷不斷減少。其影響是閾值電壓降低，器件很容易發生載流子速度飽和效應。當然，在22nm及以上節點，平面晶體管仍是主流技術。

FinFET對解決漏電流問題有很大幫助，因為與平面晶體管相比，柵極三面接觸的鰭片可以更好地控制鰭片內部形成的溝道。

來到7nm及以下工藝，靜態泄漏問題再次變得越來越嚴重，即使是FinFET，功率和性能優勢也開始減弱。過去，代工廠預計晶體管規格擴大0.7倍，在同等功率下，性能將提高40%，面積將減少50%。性能提升目前僅為15%到20%，需要更復雜的工藝、新材料和不同的制造設備才能獲得上述結果。

為了降低成本，代工廠已經開始部署比過去更加異構的新架構，而且他們對在最新的工藝節點上生產的產品更加挑剔。雖然并非所有芯片都需要FinFET。模擬、RF等都是圍繞著更成熟工藝構建的，需求量仍然很大。但數字邏輯仍在不斷擴展，3nm及以后新的晶體管結構正在研發。

不過，對于領先工藝，還有幾個障礙需要克服。當鰭片寬度達到5nm（相當于3nm節點）時，FinFET已接近其實際極限。一旦FinFET進展乏力，代工廠將轉向3nm/2nm甚至更高的納米片（nanosheet）FET（下面將介紹）。

技術進步的最大問題在于，有多少公司會繼續資助這種不斷縮小的節點，同時這些先進節點芯片如何有效地與同一個封裝或系統中更成熟的工藝集成。這其實是規模經濟的問題，在先進節點，晶圓成本是天文數字，因此很少有客戶和應用能夠利用昂貴的工藝技術。即使是那些能負擔得起成本的客戶，他們的一些片芯尺寸也已經超過了最大分刻線尺寸，這會帶來量產方面的挑戰。

芯片行業存在的一個分歧是，深度學習及其他應用的超級計算正推動著人們對3nm、2nm及更高計算能力的需求不斷增長，與此同時，IoT和其他高容量、低成本的應用將繼續使用“過時”的工藝，比如16nm/14nm到3nm FinFET。第一種需要正在使FinFET力不從心，這就是頭部代工廠欲轉向GAA-FET的理由。

GAA是FinFET進化的必由之路

為了繼續縮小芯片尺寸，需要GAA-FET。當FinFET中的鰭片寬度接近5nm時，溝道寬度的變化可能導致不期望的變化和遷移率損失。GAA-FET可以繞過這個問題，是一個很有前途的未來晶體管候選者。GAA-FET基本上是一個硅納米線（nanowire），其柵極從四面與溝道接觸。就靜電學而言它被認為是一種終極CMOS器件。在某些情況下，GAA-FET溝道中可能需要InGaAs或其他III-V材料。

GAA-FET具有更好的性能、更低的功率和更低的泄漏，當FinFET精疲力竭時，在3nm以下就需要它了。GAA和FinFET不同，是一種經過改進的晶體管結構，對于晶體管的持續擴展至關重要。在3nm，GAA的一個關鍵特性是閾值電壓可以達到0.3V。與3nm FinFET相比，其開關待機功耗更低。

盡管這些新型晶體管被認為是FinFET的一個進化步驟，而且已經研究了多年，但任何新的晶體管類型或材料對芯片行業來說都是一項艱巨的任務，也涉及到一些成本和上市時間風險。就像從平面到FinFET的轉變一樣，從FinFET到GAA的轉變可能舉步維艱。挑戰包括：

·3nm GAA的產品設計成本與3nm FET不相上下，但GAA的IP認證成本可能是3nm FinFET的1.5倍。

優化垂直側壁上的器件很困難。由于要進行約5nm凹蝕，沒有視線，也沒有蝕刻終止層，控制內隔離層側壁蝕刻的工藝變化非常困難，相當于無網走鋼絲。

蝕刻工藝難度加大，對于平面器件來說，采用各向同性（共形）工藝與各向異性（定向）工藝時比較容易。對于FinFET來說，這有點棘手；對于GAA，這個問題變得非常棘手；在某些地方需要各向同性，比如在納米線/納米片下面蝕刻，另一些地方則需要各向異性。

GAA晶體管需要單獨的納米片尺寸控制計量。通過超晶格形成鰭片需要對厚度、成分和硅片的厚度進行單獨的層控制。

內隔離層模塊是定義最終晶體管特性的關鍵，而模塊的控制對于最小化晶體管的可變性至關重要。在內隔離層成型的每個步驟中，精確控制縮進和最終隔離層凹陷的形狀和CD（關鍵尺寸）對確保正確的器件性能至關重要。

納米片FET應運而生

研發中的GAA架構有幾種類型，供應商主要關注的是納米片FET。基本上，納米片FET是一個側面有柵極包裹的FinFET，能較低的功率實現更高性能的芯片。

納米片FET是2017年IBM研究院提出的。與橫向納米線FET類似，納米片FET使用更寬和更厚的線（片）來改進的靜電特性和驅動電流。該工藝仍處于研發階段，但與GAA-FET一樣，它也是個位數納米工藝節點晶體管的競爭者之一。

在納米片FET中，每個微小的片組成一個溝道。第一代納米片FET將采用硅基溝道材料，用于pFET和nFET器件。第二代納米片將使用高遷移率材料來制作pFET，nFET繼續使用硅。這些材料使溝道中的電子移動得更快，提高了器件性能。高遷移率溝道并不是新東西，已經在晶體管中用了很多年。但這些材料對納米片的集成提出了一些挑戰。

表面上看，3nm FinFET和納米片FET之間的擴展優勢似乎微乎其微。最初，后者有44nm CPP（接觸柵間距）和12nm柵極長度。但納米片的優點在于：

FinFET器件寬度被量化，而對于納米片，IC廠商可以改變晶體管中片材的寬度。例如，更寬的納米片可以提供更大的驅動電流和性能。當然，窄納米片的驅動電流較小，所占面積也小。

GAA架構改善了短溝道控制，進一步擴展了柵極長度，而疊層納米片則提高了單位空間的驅動強度。

除了技術上的優勢，納米片FET也給客戶提供了更多的選擇。
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