在2021年國際固態電路會議(ISSCC)的開幕演講中,臺積電董事長劉德音以《揭秘創新未來》為主題,談及許多引領芯片發展的創新技術。
半導體創新是驅動現代科技進步的關鍵。劉德音認為,半導體制程微縮腳步并未減緩,集成電路的晶體管密度、性能和功耗仍在持續進步,理想情況下,硬件創新應像編寫軟件代碼一樣容易。
劉德音不僅透露了臺積電先進3nm工藝的研發進度提前,而且討論了包括EUV、新晶體管、新材料、芯片封裝、小芯片、系統架構等一系列通向未來的突破性半導體技術。在這些技術驅動下,芯片工藝節點路線圖能保持每兩年大約2倍的能效性能提升。
對此次演講的重點信息進行系統梳理,全文如下:
一、7nm:半導體史上的重要分水嶺
劉德音在演講中說,從2018年開始量產的7nm邏輯技術是半導體史上的一個分水嶺,標志著當時世界上最先進的半導體技術首次被所有半導體公司廣泛使用。
這一分水嶺時刻帶來了跨廣泛應用領域的變革產品,包括5G芯片、GPU、網絡、游戲和汽車。
例如,AMD EYPC Gen2處理器結合了新的芯片架構和7nm技術,為數據中心提供了創紀錄的低功耗高性能計算。與上一代相比,其7nm芯片性能提高了2倍以上,或功耗降低50%。
采用7nm工藝的NVIDIA A100 AI加速器,其性能提升20倍甚至更多,效果更加顯著。這種創新的數據中心解決方案可以大幅降低總擁有成本,占用空間更小,并提供更高效的計算。
如今臺積電7nm技術已應用于市場上超過150種產品。截至去年8月20日,臺積電7nm芯片出貨量突破10億大關,足夠覆蓋13個曼哈頓城市街區。
“這是技術應用民主化的趨勢,我們將繼續穩步推進芯片級擴展、EUV增強,以及各種器件增強技術,如高遷移率溝道。”劉德音說。
二、3nm:臺積電進度超預期
劉德音特別提到,或許有人認為芯片技術的進步正在放緩,但臺積電的產品數據顯示,在相同速度或速度增益、相同的功耗和邏輯密度下,功耗降低的速度保持不變。
據他透露,臺積電3nm進展順利,甚至比預期進度超前一些。
臺積電此前公開數據顯示,與目前最先進的商用5nm芯片相比,3nm芯片的邏輯密度將提高75%,效率提高15%,功耗降低30%。
其3nm芯片將于今年晚些時候試產,預計將在2022年下半年開始商業化生產。
劉德音說,產學界一直密切合作,通過創新的晶體管結構、新材料、新系統架構和3D封裝等技術來維系超越3nm的技術進步。
下面,讓我們來看看其中的一些創新。
三、EUV:電源功率提高至350W
光刻技術是推動晶體管密度提升的關鍵技術。近年來,極紫外(EUV)光刻技術的創新突破了193nm浸入式光刻技術的分辨率瓶頸。
相比采用多重圖案化、多次曝光方式,EUV光刻技術能使用較少層數的光罩,提供了更高的圖案保真度,并減少了過程復雜性和缺陷率,從而縮短周期時間、提高生產效率。
可以公平地說,隨著EUV光刻技術的引入,分辨率將不再像過去那樣限制設備技術。相反,光刻吞吐量及其他半導體挑戰上升為熱門話題。
如何抵消EUV能耗的增加,并將模式的總成本降低到與可控模式相當甚至更低的水平,是至關重要的。
EUV吞吐量的一個關鍵指標是電源功率。一個EUV光束發出后,只有不到2%的光線能保留下來,要降低成本,則需要光源足夠強,中心焦點功率達到250W。
而據劉德音透露,臺積電EUV光源技術穩步發展,現在其電源功率已達到350W,可支持5nm芯片量產,并為3nm、2nm的發展鋪平了道路。
四、晶體管:5nm引入新材料,2nm轉向GAA
隨著時間推移,光刻成本逐漸降低,新的晶體管結構和新材料也出現一些重大突破。
出于量產考慮,臺積電在5nm和3nm節點均采用鰭式場效應晶體管(FinFET)結構,但在材料上有所創新。
臺積電在5nm節點引入一種高遷移率溝道(high mobility channel,HMC)晶體管,將鍺整合到晶體管的鰭片(Fin)中,而導線也利用鈷與釕材料來持續挑戰物理極限。
在3nm制程之后,臺積電將在其2nm制程中采用更復雜的環繞柵極晶體管(gate-all-around,GAA)的納米片(nanosheet)結構,提供相較FinFET更強的載流能力,持續優化芯片性能和功耗。
與前幾代技術相比,納米片晶體管實現了減少漏端引入的勢壘降低(DIBL效應)和更好的亞閾值擺幅(subthreshold swing),以提高電路性能,為SRAM帶來更低的供電電壓,可提供0.46V的可靠快取操作。
隨著芯片上快取的需求越來越高,能將耗電降低到0.5V以下,將有助于改善芯片的整體功耗。
臺積電已宣布將在臺灣新竹建立一家晶圓廠,生產2nm芯片,但該公司尚未公布2nm制程的確切研發時間表。
五、DTCO:提升晶體管密度新思路
在過去幾代技術中,臺積電采用了設計-技術協同優化(Design & Technology Co-Optimization,DTCO)的概念,或者將DTCO與固有縮放相結合的方法,來實現所需的邏輯密度和降低成本。
DTCO將原本各自孤立的設計與制造思維轉為一種合作體制,能維持每一節點邏輯密度穩步提升1.8倍,芯片尺寸縮小35%至40%。這種模式為系統級芯片(SoC)設計的重要領域帶來進展。
劉德音預計DTCO的貢獻將在今后的說明中繼續增加。
六、新材料:低維材料取得重大突破
臺積電也在尋找新的領域繼續進軍。我們在許多技術領域看到了有前途的研究。例如,低維材料,包括六方氮化硼(hexagonal boron nitride,hBN)等2D層狀材料,在前端和后端都有很多機會。
據劉德音了解,低維材料近年來已經取得了重大突破。例如,臺積電與多家學術團隊合作成功地在2英寸晶圓襯底上外延生長單晶六方氮化硼(hBN)單層薄膜。這項研究發表在2020年3月的國際學術期刊《自然》上。
碳納米管(CNT)也是未來晶體管的潛在候選者之一。臺積電兩個月前在IEDM上發表的一篇論文展示了其在碳納米管溝道上的突破。臺積電研發了獨特的工藝流程來為碳納米管提供high-K電介質等效柵極氧化物,適合于10nm柵極長度的晶體管。
此外,還有銅、硅鍺、半氧化物及更多的新型材料將被引入晶體管制造,且并不局限于前端設備。
七、小芯片:面向特定領域的更優方案
先進的晶體管技術不僅提高性能和能效,而且還提供了必要的空間來增加功能,并在架構、應用和軟件方面進行創新。
特定領域的GPU架構和應用處理器需要額外的晶體管來執行專門的功能。今天,最先進的單顆GPU有超過500億個晶體管。
在系統層面,臺積電的InFo、CoWoS、SoIC技術等多種解決方案,為封裝系統的晶體管數量增加至3000億開辟了道路。
劉德音不打算詳細介紹臺積電的3DFabric技術是如何工作的。他想指出的是,芯片業已不再只關注單個芯片,而是開始將單個芯片集成到系統中。這也被稱之為小芯片(chiplet)。
最近小芯片已經成為一個非常熱門的話題。劉德音說,在小芯片變得“很酷”之前,就已經有很多人投入相關研發。
SoC不再是唯一的最佳系統,多個小芯片封裝在一起將發揮越來越重要的作用。這些小芯片可以在各自技術方面實現最優化,從而提高性能、能效、密度、成本和功能。
這可以概念化為特定領域技術(domain specific technology)的方法。特定領域的技術根據應用的特性,以適當的成本為封裝系統提供適當的性能水平。
八、系統集成:I/O密度增長10000倍成為可能
劉德音強調3D系統結構是讓技術朝著正確方向發展的關鍵推手。臺積電SoIC的最新進展包括3DFabric,該技術可將多個芯片堆疊封裝在一起。
下圖展示了一個通過臺積電SoIC和低溫鍵合將12個裸晶堆疊的例子,總厚度不到600μm,右側是該12層堆疊SoIC的X光影像。
“看看這完美的排列……”劉德音在展示3D堆疊結構的X光影像感嘆道。
這里,增加芯片之間的I/O密度是增加峰值帶寬和減少傳輸能耗的關鍵。
今天的計算系統面臨著帶寬不足的問題。最近的數據顯示,峰值吞吐量平均每兩年增長1.8倍,而峰值帶寬每兩年增長僅約1.6倍。
顯然,帶寬不足的問題仍然存在。最有效的規范是增加I/O數量,幸運的是,I/O互連密度還有很大的發展空間。
在過去的10年里,芯片互連密度快速發展,通過使用SoIC及其未來的擴展,包括單片三維集成、系統集成封裝,密度有可能再提高10000倍。
為了提高系統吞吐量,我們需要更多的晶體管、更多的內存,以及晶體管和存儲器之間更多的互連。
另一方面,內存從一端到另一端在系統堆棧中進行了優化,以提高能效。
劉德音僅展示了從封裝到單片3D集成技術來實現這一點的幾個例子,可以看到,這些技術越來越多地融合在一起。
片上存儲也使存內計算成為一種新的計算方式,無論各種技術方法有何不同,能效都是最重要的計算目標。
為了滿足高性能計算對內存帶寬及移動應用對低功耗內存訪問的需求,降低內存訪問帶來的能耗也將是核心優化方向。
臺積電認為需要用高級封裝技術將邏輯芯片和內存芯片集成方面進行創新,還需解決散熱問題,為未來高密度集成芯片開發熱解決方案。
結語:先進技術走向民主化
總之,在過去的15年里,芯片行業已經交付了新的性能水平、更低功耗的計算,實現了每兩年大約2倍的能效、性能提升。
劉德音說,目前正大規模生產的臺積電最新5nm技術、3nm技術節點均在實現同樣節奏的進步。
隨著芯片產學界繼續合作,在包括材料、設備、電路設計、系統封裝、架構設計在內的多種創新驅動下,這種趨勢正延續向未來。
歷史已經證明,技術一開始掌握在少數人手中,但最終其成果將由大多數人享用。他認為培育一個廣泛的設計生態系統是非常重要的,它可以降低進入門檻,釋放出大量的創新。
“理想情況下,硬件創新應該像編寫軟件代碼一樣容易。當這種情況發生時,我們將看到應用程序和系統設計的又一次復興。我們才剛剛開始。”劉德音說。
責任編輯:tzh
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