根據產業研究機構Yole Développement（Yole）的最新研究指出，在AI、資料中心和HPC發展的推動下，FCBGA封裝的營收預期將從2020年的100億美元成長至2025年的120億美元。FCBGA封裝未來五年的產業規模年平均復合成長率（CAGR）達3%。截至2025年，FCBGA營收預期將超過100億美元。晶圓需求主要來自3D堆疊元件，與2020年相較，晶圓總體成長為CAGA 8.5%。

其中包含FCBGA、扇出型、WLCSP和3D堆疊封裝，3D堆疊IC的目標是在未來五年中以24.8％的CAGR成長，其中HBM占48%、3D占27%，而3D NAND占82%。臺積電仍保持領先地位，其2019年占扇出型封裝市場69%市占率。WLCSP封裝在智慧手機相關應用中已經成為不可或缺的一環。另外，日月光半導體、江蘇長電科技、安靠科技和矽品是WLCSP晶圓市場的領導廠商。

從臺積電布局看3D IC的未來

中介層、EMIB、Foveros、die對die的堆疊、ODI、AIB和TSV。所有這些單詞和首字母縮寫詞都具有一個重要的功能，它們都涉及硅的兩個位之間如何物理連接。簡單來說，可以通過印刷電路板連接兩個芯片。這種方案很便宜，但沒有太大的帶寬。在這個簡單的實現之上，還有多種方法可以將多個小芯片連接在一起，而臺積電擁有許多這樣的技術。為了統一其2.5D和3D封裝變體的所有不同名稱，TSMC在早前的技術大會上推出了其新的首要品牌：3DFabric。

3DFabric作為一個品牌具有一定的意義，可以將臺積電提供的數十種封裝技術結合在一起。從廣義上講，3DFabric分為兩個部分：一方面是所有“前端”芯片堆疊技術，例如晶圓上芯片，而另一方面是“后端”封裝技術，例如InFO（Integrated Fan-Out））和CoWoS（Chip-On-Wafer-On-Substrate）。

在我們之前的文章 里，我們對這方面有了初步的說明，來到本文，我們來深入了解一下這家晶圓代工廠的先進封裝技術。并將其與其他工廠的相似競爭技術進行對比。

臺積電為什么聚焦先進封裝

在大家一貫的理解中，臺積電所從事的其實是晶圓代工的業務。 但進入新世紀，無論是臺積電，還是三星甚至 Intel，都把先進封裝當做公司的一大工作重點，這主要是在日益增長的性能需求與摩爾定律的逐漸失效的矛盾影響下所演進出來的折中結果。

如semiwiki報道所說，對于許多其他應用，摩爾定律不再具有成本效益，尤其是對于集成異構功能而言，多芯片模塊（Multi-chip modules ：MCM）和系統級封裝（System in PackageSiP）等“Moore than Moore”技術已成為將大量邏輯和存儲器，模擬，MEMS等集成到（子系統）解決方案中的替代方案。但是，這些方法仍然是非常特定于客戶的，并且會花費大量的開發時間和成本。

翻看芯片發展的歷史，其實先進封裝這個概念已經存在了數十年。折中通過在封裝中組裝不同且先進的芯片是推進芯片設計的方法之一。今天，這個概念有時被稱為異構集成。盡管如此，由于成本的原因，高級封裝主要用于高端，面向利基市場的應用。

但這那可能很快就會改變。因為IC縮放是推進設計的傳統方式，它縮小了每個節點上的不同芯片功能，并將它們封裝到單片式芯片上。但是，IC縮放對許多人來說變得太昂貴了，并且每個節點的收益都在減少。

雖然縮放仍然是新設計的一種選擇，但業界正在尋找替代方案，包括高級封裝。而變化的是，該行業正在開發新的高級封裝類型或擴展現有技術。

高級封裝背后的動機仍然是相同的。與其將所有芯片功能塞在同一個芯片上，不如將它們分解并將它們集成到一個封裝中。據說這可以降低成本并提供更好的產量。另一個目標是使芯片彼此靠近。許多先進分裝使內存更接近處理器，從而以較低的延遲更快地訪問數據。

這聽起來很簡單，但是這里有幾個挑戰。另外，沒有一種可以滿足所有需求的封裝類型。實際上，芯片客戶面臨著各種各樣的選擇。其中：扇出（晶圓級封裝中的集成die和組件）、2.5D / 3D（芯片在封裝中并排放置或彼此疊放）和3D-IC：（在內存上堆疊內存，在邏輯上堆疊或者在邏輯上堆疊邏輯）就成了三種常見的選擇。

此外，業界也正在追求一種稱為Chiplets的概念，該概念支持2.5D / 3D技術。這個想法是您在庫中有一個模塊化芯片或小芯片的選擇。然后，將它們集成到一個封裝中，并使用die到die的互連方案將它們連接起來。

在臺積電方面，為了滿足市場對新型多芯片IC封裝解決方案的需求，他們也與其OIP合作伙伴合作開發了先進的IC封裝技術，以提供經濟的解決方案，以實現摩爾定律以外的集成。

2012年，TSMC與Xilinx一起推出了當時最大的FPGA，它由四個相同的28 nm FPGA芯片并排安裝在硅中介層上。他們還開發了硅通孔（TSV），微凸點和再分布層（re-distribution-layer：RDL），以將這些構件相互連接。臺積電基于其構造，將該集成電路封裝解決方案命名為CoWoS（Chip-on-Wafer-on-Substrate）。這種基于積木和EDA支持的封裝技術已成為高性能和高功率設計的實際行業標準。

臺積電于2017年宣布了InFO（Integrated FanOut technology）技術。它使用polyamide film代替CoWoS中的硅中介層，從而降低了單位成本和封裝高度，這兩項都是移動應用成功的重要標準。臺積電已經出貨了海量用于智能手機的InFO設計。

臺積電于2019年又推出了集成芯片系統（SoIC）技術。借助前端（晶圓廠）設備，TSMC可以非常精確地對準，然后使用許多窄間距的銅焊盤進行壓焊（compression-bond）設計，以進一步最小化形狀因數，互連電容和功率。

這兩種技術就逐漸演進成了今天的3D Fabric。

TSMC-SoIC：前端芯片堆疊

按照臺積電方面的定義，諸如CoW（chip-on-wafer）和WoW（wafer-on-wafer）等前 端芯片堆疊技術統稱為“ SoIC”，即集成芯片系統（System of Integrated Chips）。 這些技術的目標是在不使用后端集成選項上看到的“bumps”的情況下，將硅片堆疊在一起。 在這里，SoIC設計實際上是在創建鍵合接口，以便硅可以放在硅的頂部，就好像它是一整塊硅一樣。

根據臺積電官方介紹，公司的SoIC服務平臺提供創新的前段3D芯片間堆疊技術，用于重新集成從片上系統（SoC）劃分的小芯片。最終的集成芯片在系統性能方面優于原始SoC。它還提供了集成其他系統功能的靈活性。臺積電指出，SoIC服務平臺可滿足云，網絡和邊緣應用中不斷增長的計算，帶寬和延遲要求。它支持CoW和WoW方案，而這兩種方案在混合和匹配不同的芯片功能、尺寸和技術節點時提供了出色的設計靈活性。

具體而言，臺積電的SoIC技術是將多個die堆疊到“ 3D構造塊”（又稱為“ 3D Chiplet”）中的一種非常強大的方法。

如今，SoIC在垂直堆疊的芯片之間的每平方毫米空間能夠實現約10，000個互連。但看法這正在進行向每平方毫米100萬個互連的開發工作。3D-IC愛好者一直在尋找一種能夠實現這種細微互連，進一步減小外形尺寸，消除帶寬限制，簡化die堆疊中的熱量管理以及將大型、高度并行系統集成到其中的IC封裝方法。

SoIC的好處之一體現在在其熱性能：

面對面SoIC鍵合的熱阻比微凸點連接降低35％，并且隨著我們進入具有多個封裝芯片的計算的未來，管理這些接口以進行散熱要更加難。但是，這些SoIC技術的不利之處在于，堆疊設計必須彼此協同設計。

諸如EMIB之類的微凸點技術以一種技術上可以將一系列芯片連接在一起的方式進行。使用類似COW和WOWO的SoIC技術，則從一開始就固定了設計。

盡管如此，臺積電仍熱衷于提高其SoIC芯片堆疊能力，他們還展示了12層的堆疊。

根據臺積電的規劃，這是他們面向未來集成的一項關鍵技術，它超越了過去的中介層或芯片堆疊的實現方式，因為它允許在不使用任何微凸點的情況下堆疊硅芯片，而直接將硅的金屬層對準并鍵合到硅芯片上。

如上圖所示，TSMC當前正在探索SoIC的12-Hi配置。12-Hi堆疊中的每個die都有一系列的硅通孔（TSV），以使每一層與其余層通信，其中心思想是每一層可以是邏輯的不同組件 ：如SRAM的IO，或者可以是無源的，這樣他們可以充當其他主動層之間的絕熱層。

按照TSMC的說法，這種設計的最大厚度為600微米，這就意味著每一層的厚度均在50微米以下。請注意，標準的傳統die堆疊解決方案上的凸點間距可以約為50微米。對于SoIC，N7 / N6芯片的混合鍵合間距為9μm，N5芯片的混合鍵合間距為6μm。它表明，臺積電擁有一些令人印象深刻的線性制造和晶圓減薄技術，以實現這種水平的一致性和die對準。該公司甚至展示了將其減小到0.9μm的能力，該規模將使其能夠擴展硅芯片的后端互連。

自然地，人們擔心沒有微凸點的兩個硅如何聯結，此外還有密度和可靠性的問題。臺積電表示，他們可以以非?？煽康母袷秸故境隹煽康?.9微米鍵距。如果我們將其與英特爾路線圖上最佳的凸點間距堆疊進行比較，該公司的目標是10微米的凸點間距，那就意味著這要高出一個數量級。在這種情況下，對于有意義的芯片，SoIC可提供更好的連接密度和更低的每位能量。

臺積電計劃在其N7，N5和N3工藝節點上提供SoIC選項，屆時TSV的間距將從9微米減小到4.5微米。臺積電期望這個技術能有規劃地發布，在每個節點進入大批量生產后大約6-12個月就會出現新的選項。

臺積電后端先進封裝：與Intel競爭

封裝中的另一個相對簡單的方案就是在一個封裝中連接兩個硅芯片。通常，這是通過兩塊硅片并排進行的，并采用多種連接方式。大多數人最熟悉的是中介層方法，該方法將一大塊硅片置于所有互連的die下面，并且比簡單地通過PCB封裝鋪設走線，它的布線方法更快捷。

類似地，另一種方法是將中介層嵌入在PCB中，僅用于將一個特定的die連接到另一個die（這就是Intel稱為其嵌入式多管芯互連橋或EMIB）。

英特爾等效的EMIB解決方案

第三個是die對die的直接垂直堆疊，但是，由于在兩塊硅片之間使用了微凸塊，因此這與上面提到的SoIC實現不同——SoIC使用了鍵合。實際上，臺積電下半年產品中的所有實現都是基于微凸塊的，因為這允許在制造完每個芯片之后更好地混合和匹配不同芯片之間的場景，但是并沒有獲得SoIC提供的密度或功耗優勢。

這就是為什么它被稱為“后段”高級封裝的原因。舉個例子，具有HBM功能的GPU就是通過這樣實現的。

許多支持HBM的GPU具有一個GPU裸片，幾個HBM裸片，所有這些裸片都放置在中介層的頂部。GPU和HBM由不同公司制造（甚至可以使用不同的HBM），而硅中介層也可以在其他地方制造。該硅中介層可以是無源的（不包含邏輯，僅僅是die到die間的路由），也可以是有源的，并且如果需要，可以設計為在芯片之間實現更好的網絡互連，盡管這意味著中介層會消耗電源。

臺積電類似GPU中介層的策略在過去一直被稱為CoWoS（chip-on-wafer-on-substrate）。作為3DFabric的一部分，從實現方式上劃分，CoWoS現在具有三個變體：

每個人都熟悉的標準稱為CoWoS-S，其中S代表Silicon Interposer。CoWoS-S的局限性在于中介層的尺寸，該終結通?；?5nm制造工藝或類似工藝制造。由于中介層是單片硅片，因此必須類似地制造，并且隨著我們進入小芯片時代，客戶要求越來越大的中介層，這意味著臺積電必須能夠制造它們（并提供高產量） 。

傳統芯片受標線（reticle）的大小限制，這是機器內部的基本限制，即在單個實例上可以“打印”一層的大小。為了使芯片尺寸為標片大小的產品成為可能，TSMC一直在開發多標線大小的插入器技術，以使這些產品更大。基于臺積電自己的路線圖，我們預計2023年的CoWoS實施將是標線的四倍左右，每個產品將允許超過3000 平方毫米的有源邏輯硅。

由于CoWoS-S是以ASIC + HBM的組合實現，因此臺積電也正在為標準架構實施一個稱為CoWoS-S STAR的技術路線。這將使客戶能夠在針對2/4/6 HBM堆棧的特定設計協議內工作，最小化中介層的尺寸，還可以加快產品上市時間并提高良率。

CoWoS-L則是另一種變體，使用局部硅互連和重新分布層。這里的關鍵詞是“本地”，這意味著它將兩個硅芯片本地連接在一起。這是一項與英特爾EMIB相同的方法。英特爾的EMIB已經用于多種產品（Kaby-G，Stratix 10，Agilex FPGA），但臺積電目前僅在預認證階段。臺積電似乎實現CoWoS-L的方式是將所有橋接互連一次放置在一個封裝上，因此該技術受到與每個互連的最大距離的限制。如下圖所示，TSMC的目標是在2021年第二季度為CoWoS-L提供3.0倍標線。

InFO封裝使芯片可以“扇出”，以在 SoC標準平面圖之外增加其他連接。這意味著，雖然芯片邏輯區域可以很小，但芯片要比邏輯電路更大以容納所有必需的引腳輸出連接。臺積電提供InFO已經有很多年了，但是在3DFabric的支持下，它現在將提供與封裝內連接有關的不同類型的InFO。

InFO-R（也稱為InFO_oS）允許在芯片和微凸塊之間添加重新分布層，以將多個芯片統一為一個封裝。這是另一種技術，其限制因素是該技術的x / y尺寸（以標線片尺寸衡量）。自2018年以來，目前臺積電以1.5倍標線支持InFO-R，并將在2020年第四季度升級到1.7倍標線，到2021年第一季度將達到2.5倍標線。

InFO-L與CoWoS-L相似之處在于，它使用局部硅互連將多個InFO die連接在一起。這項技術仍在開發中，預計將于2021年第一季度完成認證。

TMSC的封裝技術也可以結合在同一產品中。通過同時實現前端（SoIC）和后端（InFO）封裝，可以制造出新的產品類別。該公司制作了一個這樣的模型：

從表面上看，臺積電將在未來幾年為客戶提供更多的封裝選擇。他們在這方面的主要競爭者似乎是英特爾，后者已經能夠在一些當前產品和某些即將發布的產品中實現其EMIB和Foveros技術。臺積電將受益于與更多項目和客戶合作。

之前臺積電董事會通過了建設竹南先進封測廠的決定。據報道，該廠選址為苗栗縣竹南科學園區。該封測廠預計總投資額約合人民幣716.2億元，計劃明年年中第一期產區運轉。這對于臺積電來說必然是一件好事，但對于傳統OSAT來說，這并不是什么好消息。
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