隨著先進(jìn)工藝一步步向高端邁進(jìn)，芯片制造商持續(xù)在最新工藝節(jié)點(diǎn)的晶體管制造技術(shù)上取得進(jìn)步，但互連技術(shù)似乎跟不上先進(jìn)工藝的步伐。

芯片行業(yè)正在研究幾種新的技術(shù)來解決互連瓶頸，其中許多解決方案仍處于研發(fā)階段，估計(jì)在短期時(shí)間內(nèi)不會(huì)出現(xiàn)——可能要等到2nm，2nm的上市時(shí)間預(yù)測在2023/2024年。此外，解決方案需要采用不同材料，以及采用新的昂貴工藝。

在此之前，業(yè)界會(huì)繼續(xù)解決先進(jìn)芯片的一些問題，這些芯片由晶體管、接觸孔和互連三部分組成。位于晶體管頂部的互連由微小的銅線組成，這些銅線將電信號(hào)從一個(gè)晶體管傳輸?shù)搅硪粋€(gè)。如今的先進(jìn)芯片的互連有10到15層，每層都包含一個(gè)復(fù)雜的銅布線方案，并使用微小的銅過孔連接。

此外，晶體管結(jié)構(gòu)和互連通過一個(gè)中間層（MOL）連接。MOL層由一系列微小的接觸孔結(jié)構(gòu)組成。

在近10年前，先進(jìn)芯片的問題開始在20nm和16nm/14nm的節(jié)點(diǎn)處越積越多。當(dāng)時(shí)晶體管內(nèi)部更加緊湊的銅互連，造成芯片中不必要的電阻電容（RC）延遲。簡單地說，讓電流通過這些細(xì)線變得越來越困難。隨著時(shí)間的推移，芯片制造商已經(jīng)能夠?qū)⒕w管和互連縮小到最新的節(jié)點(diǎn)，即7nm/5nm。但在每個(gè)節(jié)點(diǎn)上，復(fù)雜的互連方案會(huì)導(dǎo)致其在芯片延遲的占比增加。

“隨著晶體管尺寸的縮小，連接它們的金屬線也必須在多層互連堆積的整體層高結(jié)構(gòu)中進(jìn)行，”Lam Research大學(xué)項(xiàng)目主管Nerissa Draeger解釋道?！半S著一代又一代新節(jié)點(diǎn)的出現(xiàn)，這些局部互連變得越來越窄，越來越密，現(xiàn)有的銅互連面臨著重大挑戰(zhàn)。例如，進(jìn)一步減小線寬或高度將會(huì)顯著增加線的電阻。”

其中許多問題可以追溯到銅互連的制造。為此，芯片制造商在晶圓廠采用了所謂的銅雙金屬嵌套工藝。這是由IBM在20世紀(jì)90年代后期開發(fā)的。芯片制造商在大約25年前開始在220nm/180nm處植入雙金屬嵌套工藝，并從那時(shí)起一直在擴(kuò)展這項(xiàng)技術(shù)。

芯片制造商將這項(xiàng)技術(shù)推廣到更先進(jìn)的節(jié)點(diǎn)，并計(jì)劃將其擴(kuò)展到3nm。不過，在3nm之后，RC延遲問題可能會(huì)變得更加棘手，因此業(yè)界極需要一個(gè)新的解決方案。

這個(gè)解決方案就是找到下一代的互聯(lián)技術(shù)，這對芯片的擴(kuò)展至關(guān)重要。但是，如果業(yè)界無法開發(fā)出下一代、高性價(jià)比的2nm以后的互連方案，我們今天所知的芯片微縮可能會(huì)逐漸停頓。

目前行業(yè)正在研發(fā)的是2nm及以后的各種新型互連技術(shù)。其中有：● 混合金屬化或預(yù)填充。這將不同的金屬嵌套工藝與新材料相結(jié)合，以實(shí)現(xiàn)更小的互連和更少的延遲。

● 半金屬嵌套。這是一個(gè)更激進(jìn)的方法，使用減法蝕刻，實(shí)現(xiàn)微小的互連。

● 超級(jí)通孔、石墨烯互連和其他技術(shù)。這些都還處在研發(fā)中，因?yàn)樾袠I(yè)仍在積極尋找銅的替代品。每項(xiàng)提議的研發(fā)技術(shù)都面臨挑戰(zhàn)。因此，行業(yè)正在做兩手準(zhǔn)備，并開發(fā)替代方法來開發(fā)新的系統(tǒng)級(jí)設(shè)計(jì)。先進(jìn)封裝是其中一種方法，預(yù)計(jì)它將繼續(xù)獲得牽引力，無論在什么節(jié)點(diǎn)。

▲ BEOL（銅互連層）和FEOL（晶體管級(jí)）來源：維基百科

從鋁到銅

在芯片制造工藝中，晶體管是在晶圓廠的晶圓上制造的。這一工藝是在生產(chǎn)線的前道進(jìn)行的。而互連和MOL層，是在另一個(gè)單獨(dú)的晶圓廠稱為后道線（BEOL）制造的。

直到20世紀(jì)90年代，芯片都采用了基于鋁材料的互連技術(shù)。但在上世紀(jì)90年代末，當(dāng)先進(jìn)芯片接近250nm時(shí)，鋁無法承受器件中更高的電流密度而選擇銅作為替代。

因此，從20世紀(jì)90年代末的220nm/180nm開始，芯片制造商開始從鋁轉(zhuǎn)向銅。據(jù)IBM稱，銅互連電路的導(dǎo)電電阻比鋁低40%，這有助于提高芯片的性能。

1997年，IBM宣布了世界上第一個(gè)基于220nm技術(shù)的銅互連工藝。這種被稱為雙金屬嵌套（dual-damascene）的工藝成為芯片中銅互連制造的標(biāo)準(zhǔn)方法，沿用至今。

最初，這種工藝的芯片具有6層互連。當(dāng)時(shí)，根據(jù)維基百科的數(shù)據(jù)，180nm設(shè)備的金屬間距為440nm至500nm。相比之下，在5nm節(jié)點(diǎn)，芯片由10到15層互連組成，金屬間距為36nm。根據(jù)TEL，金屬間距是指互連線之間的最小中心距。

在雙金屬嵌套工藝中，首先在器件表面沉積低k介電材料?；谔紦诫s氧化物材料，低k薄膜被用來作為器件的一部分與另一部分的絕緣層。

下一步是在電介質(zhì)材料中形成微小的通孔和溝槽。每個(gè)節(jié)點(diǎn)上的通孔/溝槽越來越小。因此，在當(dāng)今的先進(jìn)芯片中，芯片制造商正在使用極紫外光刻技術(shù)（EUV）來設(shè)計(jì)通孔。

在未來的節(jié)點(diǎn)上，通孔將需要具有多圖形的EUV?！癊UV多圖形模式的挑戰(zhàn)與ArFi（193nm浸沒）實(shí)施過程中遇到的挑戰(zhàn)非常相似，”布魯爾科學(xué)公司的高級(jí)技術(shù)專家Doug Guerrero說?！叭绻褂肁rFi或EUV，（機(jī)器對機(jī)器的）掩膜將變得至關(guān)重要。從材料的觀點(diǎn)來看，多重圖形化總是包括合并平面化層。平面化材料也稱為間隙填充材料。它們必須填充和平整一個(gè)高深寬比的非常狹窄的溝槽?！?/p>

在該步驟之后，蝕刻圖形化結(jié)構(gòu)，形成通孔和溝槽。然后，使用物理氣相沉積（PVD），在溝槽內(nèi)沉積基于氮化鉭（TaN）的薄阻擋材料。然后，在TaN阻擋層上沉積鉭（Ta）襯墊材料。最后，利用電化學(xué)沉積（ECD）技術(shù)在通孔/溝槽結(jié)構(gòu)中填充銅。這個(gè)工藝在每一層要重復(fù)多次，形成一個(gè)銅布線方案。

這一工藝在20nm之前沒有任何問題，當(dāng)時(shí)互連中的銅電阻率呈指數(shù)級(jí)增加，導(dǎo)致芯片延遲。因此，從22nm和/或16nm/14nm開始，芯片制造商開始做出一些重大改變。在互連方面，許多人用鈷代替鉭作為內(nèi)襯，這有助于降低互連中的電阻。

同樣在這些節(jié)點(diǎn)上，芯片制造商也從傳統(tǒng)的平面晶體管轉(zhuǎn)向下一代FinFETs，后者以更低的功耗提供更高的性能。

在10nm處，英特爾采取了另一個(gè)步驟來降低芯片的電阻。英特爾10nm工藝采用13層金屬。英特爾的前兩個(gè)局部互連層，稱為金屬0（M0）和金屬1（M1），將鈷作為導(dǎo)電金屬，而不是銅。其余的層使用傳統(tǒng)的銅金屬。

其他芯片制造商則將銅價(jià)維持在M0和M1。不過，在10nm/7nm的情況下，所有芯片制造商都將MOL中的微小觸點(diǎn)材料從鎢改為鈷，這也降低了線電阻。

如今，領(lǐng)先的芯片制造商已經(jīng)將FinFETs和銅互連擴(kuò)展到5nm?？梢钥隙ǖ氖?，先進(jìn)節(jié)點(diǎn)芯片的應(yīng)用，使得新的和更快的系統(tǒng)成為可能。

“毫無疑問，能夠以比現(xiàn)在快10倍的速度進(jìn)行計(jì)算在商業(yè)上是有用的，而且是有競爭力的，即使是在非技術(shù)性市場，”D2S首席執(zhí)行官Aki Fujimura表示?！皩Ω哂?jì)算能力的需求幾乎沒有盡頭?！?/p>

▲ 雙金屬嵌套制造工藝；（a）通孔圖形化；（b）通孔和溝槽圖形化；（c）阻擋層沉積和銅籽晶沉積；（d）電鍍銅和通過化學(xué)機(jī)械拋光去除多余部分；（e）覆蓋層沉積資料來源：TU Wien/Institute for Microelectronics

不過，仍有一些令人不安的跡象即將出現(xiàn)?？s小晶體管的好處是在每個(gè)節(jié)點(diǎn)上都在減少，RC延遲問題仍然存在。

“在7nm和/或5nm代工節(jié)點(diǎn)，銅互連可能由鉭氮化物阻擋層和鈷作為內(nèi)襯組成，”IBM高級(jí)BEOL互連技術(shù)研究部高級(jí)經(jīng)理Griselda Bonilla說?！爱?dāng)尺寸縮小時(shí)，線電阻不成比例地增加，占總延遲的比例更高。電阻的增加是由幾個(gè)因素驅(qū)動(dòng)的，包括導(dǎo)體橫截面的減小，由于無標(biāo)度的高電阻率阻擋層和襯層而導(dǎo)致的銅體積分?jǐn)?shù)的進(jìn)一步降低，以及由于表面和晶界的有損電子散射而導(dǎo)致的電阻率增加?！?/p>

遷移到3nm及以后

不過，這并沒有阻止該行業(yè)向下一個(gè)節(jié)點(diǎn)進(jìn)軍。如今，領(lǐng)先的代工廠正在生產(chǎn)5nm、3nm/2nm及更高規(guī)格的產(chǎn)品。

三星計(jì)劃在3nm的時(shí)候生產(chǎn)下一代晶體管，稱為環(huán)柵場效應(yīng)晶體管。臺(tái)積電計(jì)劃將FinFETs擴(kuò)展到3nm，但將在2nm左右遷移到環(huán)柵。

當(dāng)鰭（fin）寬度達(dá)到5nm（相當(dāng)于3nm節(jié)點(diǎn)）時(shí)，F(xiàn)inFETs接近其實(shí)際極限。環(huán)柵晶體管比FinFETs具有更好的性能、更低的功耗和更低的漏電，但它們的制造難度更大，成本也更高。

根據(jù)Imec的數(shù)據(jù)，在3nm處，金屬間距將在24nm到21nm之間。而在3nm，芯片制造商將繼續(xù)擴(kuò)展和使用傳統(tǒng)的銅雙金屬嵌套工藝和現(xiàn)有的材料，這意味著RC延遲仍將是芯片的問題。

“當(dāng)我們遷移到3nm節(jié)點(diǎn)時(shí)，我們將看到使用多圖形化EUV的、小于25nm的臨界Mx間距的BEOL會(huì)繼續(xù)縮放，”KLA工藝控制解決方案主管Andrew Cross說?！斑@種持續(xù)的間距縮放將繼續(xù)影響線電阻和通孔阻力，因?yàn)樽韪舨牧系暮穸瓤s放比間距慢?！?/p>

在研發(fā)方面，行業(yè)將繼續(xù)探索各種新技術(shù)，以幫助解決3nm及以后的這些或其他問題?！霸?4nm左右的金屬間距下，我們預(yù)計(jì)將開始看到一些有利的設(shè)計(jì)和材料變化，”O(jiān)nto Innovation戰(zhàn)略產(chǎn)品營銷高級(jí)總監(jiān)Scott Hoover說。“這包括完全自對準(zhǔn)通孔、埋入式電源軌、supervia集成方案，以及更廣泛地采用釕襯墊。”

在BEOL中開發(fā)的電源軌是設(shè)計(jì)用來處理晶體管中的電源傳輸網(wǎng)絡(luò)功能的微小結(jié)構(gòu)。Imec正在開發(fā)下一代埋入式電力軌（BPR）技術(shù)。在FEOL中開發(fā)的BPRs被埋入晶體管中，以幫助釋放互連的路由資源。

此外，業(yè)界還一直探索在互連中使用釕材料作為襯墊?！搬懸愿纳沏~的潤濕性和填充間隙而聞名，”IBM的Bonilla說?！半m然釕具有優(yōu)異的銅潤濕性，但它也有其他缺點(diǎn)，例如電遷移壽命較短，以及化學(xué)機(jī)械拋光等單元工藝挑戰(zhàn)。這減少了行業(yè)中釕襯墊的使用?！?/p>

其他新的和更有前途的互連解決方案即將出現(xiàn)，但它們可能要到2023/2024年的2nm到來時(shí)才會(huì)出現(xiàn)。根據(jù)Imec的路線圖，行業(yè)可以從今天的雙金屬嵌套工藝轉(zhuǎn)移到下一代技術(shù)，稱為2nm混合金屬化。接下來將是半金屬嵌套和其他計(jì)劃。

所有這些都取決于幾個(gè)因素，即開發(fā)新工藝、新材料和新設(shè)備的能力。成本也是關(guān)鍵。

“沒人想到現(xiàn)在的計(jì)劃能延續(xù)這么多代人。這是通過漸進(jìn)式的改進(jìn)和大量的艱苦工作完成的，”LamResearch計(jì)算產(chǎn)品副總裁David Fried說?！拔磥頃?huì)有更重大的變化，但我預(yù)測它們將以更具進(jìn)化性的改進(jìn)源源不斷地引入。很明顯，可靠性對降低層間介電常數(shù)k值提出了一些主要障礙，但這一點(diǎn)仍在繼續(xù)降低。隨著填充材料的變化，對襯墊的要求（或甚至有襯墊/阻擋層的要求）也會(huì)發(fā)生變化。與這些材料相關(guān)的工藝將呈現(xiàn)不同集成方案的優(yōu)點(diǎn)和缺點(diǎn)，例如雙金屬嵌套、單金屬嵌套、完全自對準(zhǔn)工藝，甚至減法金屬化。在幾代人的時(shí)間里，BEOL看起來可能與今天完全不同，但我預(yù)計(jì)這實(shí)際上是許多漸進(jìn)式變化的產(chǎn)物，所有這些變化都是同時(shí)發(fā)生的。”

盡管如此，對于最主要的層，今天的銅金屬嵌套工藝將延伸進(jìn)去?！半p金屬嵌套總是一個(gè)力道的問題。只要我們的間距在26納米或24納米以上，這幾乎仍然是銅和鈷的領(lǐng)地，”Imec納米互連項(xiàng)目主管Zsolt Tokei說?！芭R界點(diǎn)是當(dāng)你的間距低于20納米時(shí)。在20納米間距以下，存在許多問題。這不僅是電阻問題，更是可靠性問題，尤其是銅。”

大致上在這個(gè)相當(dāng)于2nm節(jié)點(diǎn)的間距上，工業(yè)界希望向一種稱為混合金屬化的技術(shù)進(jìn)行遷移。有人稱之為預(yù)填充工藝。這項(xiàng)技術(shù)可能被插入最主要的層，但不太關(guān)鍵的層將繼續(xù)使用傳統(tǒng)的銅工藝。

在基本的混合金屬化流程中，將介質(zhì)材料沉積在沉底上。然后，使用傳統(tǒng)的金屬嵌套工藝形成微小的銅過孔和溝槽。然后，重復(fù)這個(gè)工藝，形成微小的通孔和溝槽。

但下一步不是使用雙金屬嵌套工藝，而是選擇性沉積通孔金屬。空的通孔填充有金屬導(dǎo)體，而不使用襯墊，”Tokei解釋道。“鉬、釕或鎢等金屬可以用來填充微小的通孔。最后完成了傳統(tǒng)的銅金屬化，這可以看作是一個(gè)單一的金屬嵌套銅金屬化?！?/p>

單金屬嵌套在半導(dǎo)體界并不是一種新工藝?！半p金屬嵌套工藝比單金屬嵌套更靈巧、更具成本效益。隨著技術(shù)的發(fā)展，雙金屬嵌套面臨的挑戰(zhàn)是在更高、更窄的線寬上通過組合開孔進(jìn)行無缺陷的銅金屬化，”IBM研究人員的主要成員Takeshi Nogami說?！皢谓饘偾短讓⑦@兩種金屬化圖形分離開來，使其更容易縮小寬度和間距尺寸，提高線長寬比，以減輕電阻的增加?！?/p>

混合金屬化在互連中使用兩種不同的金屬?！皩τ?nm來說，這很有意義，至少對一層來說是這樣，”Imec的Tokei說。“與雙金屬嵌套相比，通孔電阻更低，可靠性會(huì)提高。同時(shí)可以保持互連中銅的低電阻率?！?/p>

不過，混合金屬化存在一些障礙。有幾種不同且困難的沉積技術(shù)來實(shí)現(xiàn)間隙填充過程?！疤魬?zhàn)在于實(shí)現(xiàn)良好的通孔填充均勻性，而不損失可選擇性，”臺(tái)積電研究員M.H.Lee在IEDM的一篇論文中說?！按送猓讉?cè)壁無障礙物，通孔材料和底層金屬的潛在相互作用可能導(dǎo)致可靠性問題。”

何謂半金屬嵌套？

如果工業(yè)界能夠解決這些問題，則可以在2nm處植入混合金屬化。但如果要繼續(xù)芯片縮放，該行業(yè)可能需要2nm以后的另一種解決方案。

在2nm以后，下一個(gè)重要的步驟是許多人所說的半金屬嵌套工藝，這是一種針對最主要金屬間距的更激進(jìn)的技術(shù)。在研發(fā)方面，業(yè)界探索半金屬嵌套有幾個(gè)原因。

“在雙金屬嵌套結(jié)構(gòu)中，線的體積是銅晶粒生長的限制因素，”TEL技術(shù)高級(jí)主管Robert Clark說。“如果金屬線是通過沉積金屬層形成的，金屬層可以退火，然后通過蝕刻形成線，那么晶粒尺寸可以增加。但對銅來說，這種工藝很難實(shí)現(xiàn)。像釕這樣的金屬在這種工藝中更容易處理，因此它有可能實(shí)現(xiàn)人們所說的半金屬嵌套工藝?！?/p>

半金屬嵌套的起點(diǎn)是20納米以下的間距?！拔覀兊哪繕?biāo)是18納米及以下的半金屬嵌套。所以，也許四五年后就會(huì)這樣，”Imec的Tokei說。“這對一家邏輯工廠來說是破壞性的。等于建立了一個(gè)用于銅金屬化和雙金屬嵌套的晶圓廠?；旌辖饘倩瘞缀踝匀欢坏鼐瓦M(jìn)入了這一流程。你需要一些像通孔預(yù)填充等新的功能。但除此而外，你還可以重復(fù)使用晶圓廠的一切。”

半金屬嵌套需要不同的工藝和新的設(shè)備。簡單地說，半金屬嵌套實(shí)現(xiàn)了具有空氣間隙的微小通孔，這減少了芯片中的RC延遲。

這項(xiàng)技術(shù)依賴于使用襯底蝕刻工藝的金屬圖形化。襯底蝕刻并不是新技術(shù)，它被用于舊的鋁互連工藝。但是，在2nm以下實(shí)現(xiàn)這項(xiàng)技術(shù)有幾個(gè)挑戰(zhàn)。

半金屬嵌套工藝從一個(gè)通孔開口的圖形開始，然后將其蝕刻成一個(gè)介電薄膜。然后，通孔被金屬充分填充，意思是金屬沉積一直持續(xù)到電介質(zhì)上形成一層金屬。然后金屬被掩膜和蝕刻，以形成金屬線條，”Tokei在最近的一篇文章中說。

Imec在實(shí)驗(yàn)室里設(shè)計(jì)了一種基于64位Arm CPU的12層金屬器件。該器件有兩層金屬互連使用釕材料。金屬線之間形成了空氣間隙。

“空氣間隙顯示出將性能提高10%的潛力，同時(shí)功耗降低5%以上，”Tokei說?！笆褂酶呱顚挶葘?dǎo)線可以將電源中的IR降降低10%，從而提高可靠性。”

然而，半金屬嵌套工藝還遠(yuǎn)未投入生產(chǎn)。Tokei在最近的一篇論文中說：“半金屬嵌套方案有許多潛在的問題，例如對準(zhǔn)、金屬蝕刻、LER、漏電、芯片-封裝相互作用、密封環(huán)兼容性、等離子體損傷和可路由性?！?/p>

結(jié) 論

除了上面列舉的以外，還有一些其他的互連技術(shù)正在研發(fā)中，比如超級(jí)孔、混合金屬-石墨烯互連以及銅的替代品。

不過，可以肯定的是，業(yè)界更愿意盡可能延長銅雙金屬嵌套的使用期限，因?yàn)橄乱淮夹g(shù)還面臨若干挑戰(zhàn)。

在某種程度上，行業(yè)需要下一代互聯(lián)技術(shù)。芯片制造商也許會(huì)找到解決辦法。但如果做不到這一點(diǎn)，傳統(tǒng)的芯片縮放就有可能走到了盡頭，迫使業(yè)界尋找替代方案來實(shí)現(xiàn)先進(jìn)的芯片。

這些已經(jīng)發(fā)生了。先進(jìn)封裝的發(fā)展勢頭已經(jīng)形成，這是一種替代性的方法，能夠開發(fā)具有更多定制可能性的系統(tǒng)級(jí)設(shè)計(jì)。

不過，目前業(yè)界正在研究傳統(tǒng)的芯片縮放方法，以及開發(fā)新的系統(tǒng)級(jí)設(shè)計(jì)的先進(jìn)封裝。至少在可預(yù)見的未來，這兩種方法都是可行的。

原文標(biāo)題：技術(shù) | 突破2nm障礙

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