DIGITIMES Research觀察，伴隨CPU、GPU、FPGA等高效能運算（HPC）芯片性能要求持續提升，覆晶封裝（Flip Chip；FC）、層疊封裝（Package on Package；PoP）等傳統封裝技術已不敷使用，使2.5D/3D封裝技術需求逐漸增加，吸引半導體制造業者積極布局，其中，IDM與晶圓代工業者2.5D技術發展相對委外半導體封測（OSAT）業者成熟、完整，也具有多年量產經驗，3D封裝技術則將陸續開花結果。

覆晶封裝雖是現行芯片封裝主流技術，然2.5D/3D封裝提供較覆晶封裝7~8倍以上的I/O數增量，以及更高密度集成更多芯片／模塊，有助芯片提升效能、改善功耗等，增加HPC芯片業者采用2.5D/3D技術的誘因。具體來看，NVIDIA與超微（AMD） CPU與GPU、英特爾（Intel）與賽靈思（Xilinx） FPGA等多為2.5D封裝，而英特爾Lakefield CPU更是首個以3D封裝的CPU。

HPC芯片所催生的2.5D/3D封裝商機吸引IC制造業者積極布局，其中，英特爾、三星電子（Samsung Electronic）與臺積電已具成熟的2.5D封裝經驗；3D封裝部分，英特爾已量產Foveros技術，三星與臺積電則將在2021~2022年陸續量產。日月光、安靠（Amkor）等OSAT業者雖布局2.5D/3D封裝，但技術方案仍不若IDM與晶圓代工業者完整，然逐漸強化中。

2.5D和3D封裝技術有何異同？

除了先進制程之外，先進封裝也成為延續摩爾定律的關鍵技術，像是2.5D、3D等技術在近年來成為半導體產業的熱門議題。究竟，先進封裝是如何在延續摩爾定律上扮演關鍵角色？而2.5D、3D等封裝技術又有何特點？

人工智能（AI）、車聯網、5G 等應用相繼興起，且皆須使用到高速運算、高速傳輸、低延遲、低耗能的先進功能芯片；然而，隨著運算需求呈倍數成長，究竟要如何延續摩爾定律，成為半導體產業的一大挑戰。

芯片微縮愈加困難，異構整合由此而生

換言之，半導體先進制程紛紛邁入了7 納米、5 納米，接著開始朝3 納米和2 納米邁進，電晶體大小也因此不斷接近原子的物理體積限制，電子及物理的限制也讓先進制程的持續微縮與升級難度越來越高。

也因此，半導體產業除了持續發展先進制程之外，也「山不轉路轉」地開始找尋其他既能讓芯片維持小體積，同時又保有高效能的方式；而芯片的布局設計，遂成為延續摩爾定律的新解方，異構整合（Heterogeneous Integration Design Architecture System，HIDAS）概念便應運而生，同時成為IC 芯片的創新動能。

▲異構整合成為實現小體積、高效能芯片的另一種方式。（Source：SEMI）

所謂的異構整合，廣義而言，就是將兩種不同的芯片，例如記憶體＋邏輯芯片、光電＋電子元件等，透過封裝、3D 堆疊等技術整合在一起。換句話說，將兩種不同制程、不同性質的芯片整合在一起，都可稱為是異構整合。

因為應用市場更加的多元，每項產品的成本、性能和目標族群都不同，因此所需的異構整合技術也不盡相同，市場分眾化趨勢逐漸浮現。為此，IC 代工、制造及半導體設備業者紛紛投入異構整合發展，2.5D、3D 封裝、Chiplets 等現今熱門的封裝技術，便是基于異構整合的想法，如雨后春筍般浮現。

2.5D 封裝有效降低芯片生產成本

過往要將芯片整合在一起，大多使用系統單封裝（System in a Package，SiP）技術，像是PiP（Package in Package）封裝、PoP（Package on Package）封裝等。然而，隨著智能手機、AIoT 等應用，不僅需要更高的性能，還要保持小體積、低功耗，在這樣的情況下，必須想辦法將更多的芯片堆積起來使體積再縮小，因此，目前封裝技術除了原有的SiP 之外，也紛紛朝向立體封裝技術發展。

立體封裝概略來說，意即直接使用矽晶圓制作的「矽中介板」（Silicon interposer），而不使用以往塑膠制作的「導線載板」，將數個功能不同的芯片，直接封裝成一個具更高效能的芯片。換言之，就是朝著芯片疊高的方式，在矽上面不斷疊加矽芯片，改善制程成本及物理限制，讓摩爾定律得以繼續實現。

而立體封裝較為人熟知的是2.5D 與3D 封裝，這邊先從2.5D 封裝談起。所謂的2.5D 封裝，主要的概念是將處理器、記憶體或是其他的芯片，并列排在矽中介板（Silicon Interposer）上，先經由微凸塊（Micro Bump）連結，讓矽中介板之內金屬線可連接不同芯片的電子訊號；接著再透過矽穿孔（TSV）來連結下方的金屬凸塊（Solder Bump），再經由導線載板連結外部金屬球，實現芯片、芯片與封裝基板之間更緊密的互連。

▲ 2.5D和3D封裝是熱門的立體封裝技術。（Source：ANSYS）

目前為人所熟知的2.5D 封裝技術，不外乎是臺積電的CoWoS。CoWoS 技術概念，簡單來說是先將半導體芯片（像是處理器、記憶體等），一同放在矽中介層上，再透過Chip on Wafer（CoW）的封裝制程連接至底層基板上。換言之，也就是先將芯片通過Chip on Wafer（CoW）的封裝制程連接至矽晶圓，再把CoW 芯片與基板連接，整合成CoWoS；利用這種封裝模式，使得多顆芯片可以封裝到一起，透過Si Interposer 互聯，達到了封裝體積小，功耗低，引腳少的效果。

▲臺積電CoWos封裝技術概念。（Source：臺積電）

除了CoWos 外，扇出型晶圓級封裝也可歸為2.5D 封裝的一種方式。扇出型晶圓級封裝技術的原理，是從半導體裸晶的端點上，拉出需要的電路至重分布層（Redistribution Layer），進而形成封裝。因此不需封裝載板，不用打線（Wire）、凸塊（Bump），能夠降低30% 的生產成本，也讓芯片更薄。同時也讓芯片面積減少許多，也可取代成本較高的直通矽晶穿孔，達到透過封裝技術整合不同元件功能的目標。

當然，立體封裝技術不只有2.5D，還有3D 封裝。那么，兩者之間的差別究竟為何，而3D 封裝又有半導體業者正在采用？

相較于2.5D 封裝，3D 封裝的原理是在芯片制作電晶體（CMOS）結構，并且直接使用矽穿孔來連結上下不同芯片的電子訊號，以直接將記憶體或其他芯片垂直堆疊在上面。此項封裝最大的技術挑戰便是，要在芯片內直接制作矽穿孔困難度極高，不過，由于高效能運算、人工智能等應用興起，加上TSV 技術愈來愈成熟，可以看到越來越多的CPU、GPU 和記憶體開始采用3D 封裝。

▲ 3D封裝是直接將芯片堆疊起來。（Source：英特爾）

臺積電、英特爾積極發展3D 封裝技術

在3D 封裝上，英特爾（Intel）和臺積電都有各自的技術。英特爾采用的是「Foveros」的3D 封裝技術，使用異構堆疊邏輯處理運算，可以把各個邏輯芯片堆棧一起。也就是說，首度把芯片堆疊從傳統的被動矽中介層與堆疊記憶體，擴展到高效能邏輯產品，如CPU、繪圖與AI 處理器等。以往堆疊僅用于記憶體，現在采用異構堆疊于堆疊以往僅用于記憶體，現在采用異構堆疊，讓記憶體及運算芯片能以不同組合堆疊。

另外，英特爾還研發3 項全新技術，分別為Co-EMIB、ODI 和MDIO。Co-EMIB 能連接更高的運算性能和能力，并能夠讓兩個或多個Foveros 元件互連，設計人員還能夠以非常高的頻寬和非常低的功耗連接模擬器、記憶體和其他模組。ODI 技術則為封裝中小芯片之間的全方位互連通訊提供了更大的靈活性。頂部芯片可以像EMIB 技術一樣與其他小芯片進行通訊，同時還可以像Foveros 技術一樣，通過矽通孔（TSV）與下面的底部裸片進行垂直通訊。

同時，該技術還利用大的垂直通孔直接從封裝基板向頂部裸片供電，這種大通孔比傳統的矽通孔大得多，其電阻更低，因而可提供更穩定的電力傳輸；并透過堆疊實現更高頻寬和更低延遲。此一方法減少基底芯片中所需的矽通孔數量，為主動元件釋放了更多的面積，優化裸片尺寸。

而臺積電，則是提出「3D 多芯片與系統整合芯片」（SoIC）的整合方案。此項系統整合芯片解決方案將不同尺寸、制程技術，以及材料的已知良好裸晶直接堆疊在一起。

臺積電提到，相較于傳統使用微凸塊的3D 積體電路解決方案，此一系統整合芯片的凸塊密度與速度高出數倍，同時大幅減少功耗。此外，系統整合芯片是前段制程整合解決方案，在封裝之前連結兩個或更多的裸晶；因此，系統整合芯片組能夠利用該公司的InFO 或CoWoS 的后端先進封裝技術來進一步整合其他芯片，打造一個強大的「3D×3D」系統級解決方案。

▲臺積電SoIC整合方案。（Source：臺積電）

此外，臺積電亦推出3DFabric，將快速成長的3DIC 系統整合解決方案統合起來，提供更好的靈活性，透過穩固的芯片互連打造出強大的系統。藉由不同的選項進行前段芯片堆疊與后段封裝，3DFabric 協助客戶將多個邏輯芯片連結在一起，甚至串聯高頻寬記憶體（HBM）或異構小芯片，例如類比、輸入/輸出，以及射頻模組。3DFabric 能夠結合后段3D 與前段3D 技術的解決方案，并能與電晶體微縮互補，持續提升系統效能與功能性，縮小尺寸外觀，并且加快產品上市時程。
編輯：lyn