在描述完電路之后，我們需要進(jìn)行對(duì)代碼進(jìn)行驗(yàn)證，主要是進(jìn)行功能驗(yàn)證。現(xiàn)在驗(yàn)證大多是基于UVM平臺(tái)寫的systemverilog，然而我并不會(huì)sv，不過我會(huì)使用verilog進(jìn)行簡(jiǎn)單的驗(yàn)證，其實(shí)也就是所謂的仿真。這里就來記錄一下一些驗(yàn)證的基礎(chǔ)吧。

一、驗(yàn)證基礎(chǔ)與仿真原理

①綜合中的語法，都適用于仿真，在仿真中，Verilog語句是串行的，其面向硬件的并行特性則是通過其語義（語言含義）來實(shí)現(xiàn)的，因此并不會(huì)丟失代碼的并行含義和特征。

②仿真的關(guān)鍵元素有：仿真時(shí)間、事件驅(qū)動(dòng)、隊(duì)列、調(diào)度等。

③仿真時(shí)間：指由仿真器維護(hù)的時(shí)間值，用來對(duì)仿真電路所用的真實(shí)時(shí)間進(jìn)行建模。0時(shí)刻被稱為仿真起始時(shí)刻。當(dāng)仿真時(shí)間推進(jìn)到某一個(gè)時(shí)間點(diǎn)時(shí)，該時(shí)間點(diǎn)就被稱為當(dāng)前仿真時(shí)間，而以后的任何時(shí)刻都被稱為未來的仿真時(shí)間。

本質(zhì)上，仿真時(shí)間是沒有時(shí)間單位的，由于代碼中有`timescale語句的定義，就出現(xiàn)了xxxns。

仿真事件都是嚴(yán)格按照仿真時(shí)間向前推進(jìn)的，如果在同一個(gè)仿真時(shí)刻有多個(gè)事件要執(zhí)行，那么首先需要根據(jù)他們之間的優(yōu)先級(jí)來判定誰先執(zhí)行。優(yōu)先級(jí)相同，可能隨機(jī)執(zhí)行，也可能按照代碼的順序來執(zhí)行。

④事件驅(qū)動(dòng)：仿真時(shí)間只能被下面事件中的一種來推進(jìn)：

·定義過的門級(jí)或者線傳輸延時(shí)；

·更新時(shí)間；

·“#”的事件控制；

·“always”關(guān)鍵字引入的事件控制

·“wait”的等待語句

⑤事件隊(duì)列與調(diào)度：事件隊(duì)列與調(diào)度可以簡(jiǎn)單地理解為：它決定了verilog在某個(gè)時(shí)刻先完成哪些語句。

VerilogHDL的分層事件隊(duì)列為：

當(dāng)前仿真時(shí)間事件

活躍事件（順序隨機(jī)或者按照代碼出現(xiàn)的順序）阻塞賦值；

連續(xù)賦值；

非阻塞賦值的右式計(jì)算；

原語輸入計(jì)算和輸出改變；

系統(tǒng)任務(wù)：$display

非活躍事件顯示0延時(shí)賦值；

Verilog的PLI call back例程

非阻塞賦值更新時(shí)間非阻塞賦值產(chǎn)生一個(gè)非阻塞更新時(shí)間，被調(diào)度到當(dāng)前仿真時(shí)間

監(jiān)控事件$monitor和$strobe系統(tǒng)任務(wù)，監(jiān)控時(shí)間不能生成任何其他的事件，這是也要注意的。

將來仿真時(shí)間事件將來事件被調(diào)度到將來仿真時(shí)間的時(shí)間。

⑥關(guān)于forever、force和release、wait、UDP、PLI等具體語法我就不想記錄了，沒那個(gè)心思。。。

⑦系統(tǒng)任務(wù)的使用：

在Verilog HDL 語言中，以“$”字符開始的標(biāo)識(shí)符表示系統(tǒng)任務(wù)或系統(tǒng)函數(shù)。系統(tǒng)任務(wù)和函數(shù)即在語言中預(yù)定義的任務(wù)和函數(shù)。和用戶自定義任務(wù)和函數(shù)類似，系統(tǒng)任務(wù)可以返回0 個(gè)或多個(gè)值，且系統(tǒng)任務(wù)可以帶有延遲。系統(tǒng)任務(wù)的功能非常強(qiáng)大，主要分為以下幾類：

A、顯示任務(wù)（display task）；

B、文件輸入/輸出任務(wù)（File I/O task）；

C、時(shí)間標(biāo)度任務(wù)（timescale task）；

D、仿真控制任務(wù)（simulation control task）；

E、時(shí)序驗(yàn)證任務(wù)（timing check task）；

F、仿真時(shí)間函數(shù) （simulation time function）

G、實(shí)數(shù)變換函數(shù)（conversion functions for real）；

H、概率分布函數(shù)（probabilistic distribution function）

由于時(shí)間關(guān)系，我不進(jìn)行詳述記錄了，用到的時(shí)候再進(jìn)行記錄。

二、測(cè)試文件的激勵(lì)

（1）信號(hào)的初始化問題

主要有三種產(chǎn)生激勵(lì)的方法：一種是直接編輯測(cè)試激勵(lì)波形（這種基本上被淘汰了），一種是用Verilog測(cè)試代碼的時(shí)序控制功能，產(chǎn)生測(cè)試激勵(lì)。還有就是利用Verilog HDL 語言的讀文件功能，從文本文件中讀取數(shù)據(jù)（該數(shù)據(jù)可以通過C/C++、MATLAB 等軟件語言生成）。

①代碼中的變量的初始化可以用initial進(jìn)行初始化，也可以在定義的時(shí)候進(jìn)行初始化。

②在硬件系統(tǒng)中，當(dāng)系統(tǒng)上電之后，信號(hào)電平不是0就是1，不會(huì)存在x或者z，這是就會(huì)根據(jù)EDA的默認(rèn)狀態(tài)進(jìn)行默認(rèn)的設(shè)置。由于上電的默認(rèn)性，導(dǎo)致這個(gè)默認(rèn)信號(hào)不一定是我們想要的信號(hào)，因此我們需要進(jìn)行復(fù)位進(jìn)行初始化。

③在Verilog HDL 中，有兩種不同的原因可能導(dǎo)致信號(hào)值為x。第一種原因是，有兩個(gè)不同的信號(hào)源用相同的強(qiáng)度驅(qū)使同一個(gè)節(jié)點(diǎn)，并試圖驅(qū)動(dòng)成不同的邏輯值，這一般是由設(shè)計(jì)錯(cuò)誤造成的。第二種原因是信號(hào)值沒有初始化。所以在設(shè)計(jì)組合邏輯時(shí)，需要將不確定的輸入轉(zhuǎn)化成確定輸入，然后再完成組合邏輯。

（2）時(shí)鐘信號(hào)的生成

①普通時(shí)鐘信號(hào)

所謂的普通時(shí)鐘信號(hào)就指的是占空比為50%的時(shí)鐘信號(hào)，也是最常用的時(shí)鐘信號(hào)，其波形下圖所示：

占空比為50%的時(shí)鐘信號(hào)

普通時(shí)鐘信號(hào)可通過initial 語句和always 語句產(chǎn)生，其代碼如下：

----基于initial 語句的方法：

parameter clk_period = 10;

reg clk;

initial begin

clk = 0;

forever

# （clk_period/2） clk = ~clk;

end

---基于always 語句的方法：

parameter clk_period = 10;

reg clk;

initial

clk = 0;

always # （clk_period/2） clk = ~clk;

在這里的initial 語句用于初始化clk 信號(hào)，否則就會(huì)出現(xiàn)對(duì)未知信號(hào)取反的情況，因而造成clk信號(hào)在整個(gè)仿真階段都為未知狀態(tài)。

②自定義占空比的時(shí)鐘信號(hào)

自定義占空比信號(hào)通過always 模塊可以快速實(shí)現(xiàn)，下面給出一個(gè)占空比為40%的時(shí)鐘信號(hào)代碼：

parameter High_time = 4，

Low_time = 6; //占空比為High_time/（ High_time+ Low_time）

reg clk;

always begin

clk = 1;

#High_time;

clk = 0;

#Low_time;

end

這里由于直接對(duì)clk 信號(hào)賦值，所以不需要initial 語句初始化clk 信號(hào)。當(dāng)然，這種方法也可以用于產(chǎn)生普通時(shí)鐘信號(hào)，只是代碼行數(shù)較多而已。

③相位偏移的時(shí)鐘信號(hào)

相位偏移是兩個(gè)時(shí)鐘信號(hào)之間的相對(duì)概念，下圖所示，其中clk_a 為參考信號(hào)，clk_b為偏移信號(hào)：

首先通過一個(gè)always 模塊產(chǎn)生參考時(shí)鐘clk_a，然后通過延遲賦值得到clk_b 信號(hào)，其偏移的相位可通過360*pshift_time%（High_time+Low_time）來計(jì)算，其中%為取模運(yùn)算。

下面代碼的相位偏移為72 度：

parameter High_time = 5，

Low_time = 5，

pshift_time = 2;

reg clk_a;

wire clk_b;

always begin

clk_a = 1;

# High_time;

clk_b = 0;

# Low_time;

end

assign # pshift_time clk_b = clk_a;

④固定數(shù)目的時(shí)鐘信號(hào)

上述語句產(chǎn)生的時(shí)鐘信號(hào)都是無限個(gè)周期的，也可以通過repeat 語句來產(chǎn)生固定個(gè)數(shù)的時(shí)鐘脈沖，下面的代碼產(chǎn)生了5 個(gè)周期的時(shí)鐘：

parameter clk_cnt = 5，

clk_period = 2;

reg clk;

initial begin

clk = 0;

repeat （clk_cnt）

# clk_period/2 clk = ~clk;

end

（3）復(fù)位信號(hào)的產(chǎn)生

①異步復(fù)位信號(hào)

異步復(fù)位信號(hào)的實(shí)現(xiàn)代碼如下，代碼將產(chǎn)生低有效的復(fù)位信號(hào)rst_n，其復(fù)位時(shí)間為100 個(gè)仿真單位：

parameter rst_repiod = 100;

reg rst_n;

initial begin

rst_n = 0;

# rst_repiod;

rst_n = 1;

end

②同步復(fù)位

同步復(fù)位信號(hào)的實(shí)現(xiàn)代碼如下：

parameter rst_repiod = 100;

reg rst_n;

initial begin

rst_n = 1;

@（ posedge clk）;

rst_n = 0;

# rst_repiod;

@（ posedge clk）;

rst_n = 1;

end

上述代碼首先將復(fù)位信號(hào)rst_n 初始化為1，然后等待時(shí)鐘信號(hào)clk 的上升沿，將rst_n拉低，進(jìn)入有效復(fù)位狀態(tài)；然后經(jīng)過100 個(gè)仿真周期，等待下一個(gè)上升沿到來后，將復(fù)位信號(hào)置為1。在仿真代碼中，是不存在邏輯延遲的，因此在上升沿對(duì)rst_n 的賦值，能在同一個(gè)沿送到測(cè)試代碼邏輯中。

在需要復(fù)位時(shí)間為時(shí)鐘周期的整數(shù)倍時(shí)，可以將rst_repiod 修改為時(shí)鐘周期的3 倍來實(shí)現(xiàn)，也可以通過下面的代碼來完成。

parameter rst_num = 5;

initial begin

rst_n = 1;

@（posedge clk）;

rst_n = 0;

repeat（rst_num） @（posedge clk）;

rst_n = 1;

end

上述代碼在clk 的第一個(gè)上升沿開始復(fù)位，然后經(jīng)過5 個(gè)時(shí)鐘上升沿后，在第5 個(gè)時(shí)鐘上升沿撤銷復(fù)位信號(hào)，進(jìn)入有效工作狀態(tài)。

（4）數(shù)據(jù)的產(chǎn)生

數(shù)據(jù)的產(chǎn)生這里就不進(jìn)行描述了，在以后關(guān)于常用的仿真模塊中進(jìn)行記錄。

三、提高仿真時(shí)間的注意點(diǎn)

①減少層次結(jié)構(gòu)

仿真代碼的層次越少，執(zhí)行時(shí)間就越短。這主要是由于參數(shù)在模塊端口之間傳遞需要消耗仿真器的執(zhí)行時(shí)間。

②減少門級(jí)代碼的使用

由于門級(jí)建模屬于結(jié)構(gòu)級(jí)建模，自身參數(shù)建模已經(jīng)比較復(fù)雜了，還需要通過模塊調(diào)用的方式來實(shí)現(xiàn)，因此建議仿真代碼盡量使用行為級(jí)語句，建模層次越抽象，執(zhí)行時(shí)間就越短。引申一點(diǎn)，在行為級(jí)代碼中，盡量使用面向仿真的語句。例如，延遲兩個(gè)仿真時(shí)間單位，最好通過“#2”來實(shí)現(xiàn)，而不是通過深度為2 的移位寄存器來實(shí)現(xiàn)。

③仿真精度越高，效率越低

例如包含`timescale 1ns / 1ps 定義的代碼執(zhí)行時(shí)間就比包含`timescale 1ns / 1ns 定義的代碼執(zhí)行時(shí)間長(zhǎng)。

④進(jìn)程越少，效率越高

代碼中的語句塊越少仿真越快，例如將相同的邏輯功能分布在兩個(gè)always 語句塊中，其仿真執(zhí)行時(shí)間就比利用一個(gè)always 語句來實(shí)現(xiàn)的代碼短。這是因?yàn)榉抡嫫髟诓煌M(jìn)程之間進(jìn)行切換也需要時(shí)間。

⑤減少仿真器的輸出顯示

Verilog HDL 語言包含一些系統(tǒng)任務(wù)，可以在仿真器的控制臺(tái)顯示窗口輸出一些提示信息。雖然其對(duì)于軟件調(diào)試是非常有用的，但會(huì)降低仿真器的執(zhí)行效率。因此，在代碼中這一類系統(tǒng)任務(wù)不能隨意使用。本質(zhì)上來講，減少代碼執(zhí)行時(shí)間并不一定會(huì)提高代碼的驗(yàn)證效率。

關(guān)于仿真的其他入門知識(shí)，比如一些無規(guī)律信號(hào)的生成、測(cè)試結(jié)果的存儲(chǔ)和顯示等問題，我會(huì)在后面進(jìn)行記錄，主要是以代碼模塊的形式記錄。

責(zé)任編輯：lq6