總線在計(jì)算機(jī)系統(tǒng)中是CPU、內(nèi)存、輸入、輸出設(shè)備傳遞信息的公用通道；主機(jī)的各個(gè)部件通過(guò)總線相連接，外部設(shè)備通過(guò)相應(yīng)的接口電路與總線相連接。

今天要介紹的主角，就是第五代總線技術(shù)PCIe 5.0，而隨著帶寬速率的提高，對(duì)互聯(lián)芯片的性能驗(yàn)證要求也愈來(lái)愈高，本文會(huì)做相應(yīng)的介紹。

PCIe的前世今生

計(jì)算機(jī)總線技術(shù)經(jīng)歷了幾代發(fā)展，上世紀(jì)70年代主流是ISA，90年代主流是PCI，2000年以后至今主流是PCIe（Peripheral Component Interconnect Express），同時(shí)其他板級(jí)互聯(lián)如NVLink，Gen-Z，CCIX等也在不斷發(fā)展。

PCI Express標(biāo)準(zhǔn)由PCI-SIG 組織制定，是一種點(diǎn)到點(diǎn)的串行差分結(jié)構(gòu)，PCI-SIG協(xié)會(huì)由9家董事會(huì)成員及超過(guò)830家會(huì)員單位組成，共同定義PCIe標(biāo)準(zhǔn)及一致性/互操作性測(cè)試。隨著5G技術(shù)商用和眾多應(yīng)用場(chǎng)景落地，數(shù)據(jù)吞吐容量需求大大增加，運(yùn)算帶寬壓力也越來(lái)越大，人工智能對(duì)算力的需求也催生著異構(gòu)計(jì)算總線的進(jìn)一步加速，大數(shù)據(jù)的存儲(chǔ)需求從傳統(tǒng)介質(zhì)到NVMe技術(shù)演進(jìn)和應(yīng)用，這些技術(shù)需求和演進(jìn)推動(dòng)著作為高性能計(jì)算架構(gòu)中的核心總線PCIe總線規(guī)范加速發(fā)展。

PCIe 5.0技術(shù)特點(diǎn)

PCIe 5.0 基礎(chǔ)規(guī)范v1.0正式版已在2019年發(fā)布，今年5.0 CEM規(guī)范v1.0版本剛剛定稿，目前5.0 PHY測(cè)試規(guī)范已更新到0.7版本。另外PCIe 6.0規(guī)范也在有條不紊指定當(dāng)中，基礎(chǔ)規(guī)范已到v0.7版，預(yù)計(jì)今年年內(nèi)將發(fā)布v1.0版本。

從技術(shù)上看，PCIe 5.0帶來(lái)了很多好處，同時(shí)也伴隨著更多的挑戰(zhàn)，總結(jié)如下：

1

PCIe 5.0相較4.0速率及帶寬翻倍，能夠滿足更高帶寬的應(yīng)用場(chǎng)合；

2

PCIe 5.0對(duì)信號(hào)完整性的要求苛刻，PCIe 5.0芯片、系統(tǒng)及板卡的設(shè)計(jì)及測(cè)試難度倍增；

3

PCIe 5.0端到端鏈路損耗-36dB @ 16GHz，需使用低損耗板材及根據(jù)鏈路設(shè)計(jì)需求考慮加入Re-timer芯片；

4

PCIe 5.0對(duì)參考時(shí)鐘要求更高，規(guī)范增加了對(duì)系統(tǒng)主板參考時(shí)鐘抖動(dòng)測(cè)試要求。

從商用的角度，當(dāng)前PCIe 4.0的產(chǎn)品已經(jīng)大量商用，在2021年也有支持32 GT/s的PCIe 5.0 CPU平臺(tái)和相關(guān)芯片發(fā)布，業(yè)內(nèi)主要的服務(wù)器系統(tǒng)廠商已經(jīng)投入前期研發(fā)和調(diào)試階段，2021年可以稱之為PCIe 5.0商用元年，如何快速有效的對(duì)支持PCIe 5.0的各類接口芯片及板卡進(jìn)行測(cè)試驗(yàn)證，以期將產(chǎn)品快速推向市場(chǎng)，搶占先機(jī)，成為各廠商面臨的重要挑戰(zhàn)。

PCIe5.0高效測(cè)試方案

前文提到，PCI-SIG協(xié)會(huì)一共有9家董事會(huì)成員，是德科技是其中唯一的測(cè)試測(cè)量方案提供商，致力于高速總線技術(shù)規(guī)范及測(cè)試方案的開發(fā)和推廣，推動(dòng)產(chǎn)業(yè)鏈在PCIe 3/4/5各領(lǐng)域包括IP、芯片和系統(tǒng)的驗(yàn)證和實(shí)施。是德科技也是唯一能提供從軟件仿真、發(fā)射端測(cè)試、接收端測(cè)試、互連測(cè)試的完整解決方案的解決方案供應(yīng)商，同時(shí)支持PCIe 5.0的示波器及誤碼儀方案都已在硬件上支持下一代采用PAM-4技術(shù)的PCIe 6.0預(yù)研測(cè)試。

PCIe 的測(cè)試驗(yàn)證，涉及內(nèi)容較多，限于篇幅，本文僅介紹部分內(nèi)容，更多內(nèi)容如PLL，各項(xiàng)測(cè)試組網(wǎng)詳細(xì)配置等，文末的注冊(cè)鏈接中提供了下載資料。

?通道組網(wǎng)損耗測(cè)試

PCIe 5.0包括CPU和AIC 芯片封裝在內(nèi)的端到端總鏈路損耗為- 36dB @ 16GHz，兩個(gè)連接器如通過(guò)Riser卡轉(zhuǎn)接的方式需要考慮總體損耗裕量，通常要在鏈路中加入Re-timer芯片，AIC卡的總損耗不能超過(guò)-9.5 dB @16GHz。PCIe 5.0金手指插槽采用SMT的插座，損耗不能超過(guò) -1.5 dB@16GHz。另外主板RC/CPU封裝典型損耗-8.5dB，AIC EP芯片封裝損耗-4. 2dB。如下圖所示：

為了反映實(shí)際鏈路端到端損耗特性，PCIS-SIG協(xié)會(huì)延續(xù)了PCIe 4.0的做法，除了CBB/CLB之外，還有可調(diào)ISI板，采用更高性能的MMPX連接器，和SMT的金手指連接器，測(cè)試規(guī)范要求使用頻率范圍至少20GHz的網(wǎng)絡(luò)分析儀，測(cè)量在PCIe 5.0 32GT/s的奈奎斯特頻率點(diǎn)16GHz頻率下的端到端損耗，包括電纜、夾具PCB、接頭、CEM插槽等損耗。如果考慮Base和CEM中規(guī)定的串?dāng)_和回波損耗測(cè)試，需要使用32GHz以上的網(wǎng)絡(luò)分析儀。

采用網(wǎng)絡(luò)分析儀作為主設(shè)備實(shí)現(xiàn)完整的通道組網(wǎng)損耗測(cè)試。高性能PNA/PNA-X系列，高性價(jià)比ENA(E5080B)系列，可分別用在芯片級(jí)和板級(jí)測(cè)試項(xiàng)目中，一個(gè)典型組網(wǎng)測(cè)試實(shí)物圖如下：

?Tx測(cè)試組網(wǎng)

Tx測(cè)試是基于上述的系統(tǒng)鏈路分配的組網(wǎng)環(huán)境下完成的，通過(guò)上述網(wǎng)絡(luò)分析儀測(cè)量選擇目標(biāo)損耗的走線對(duì)，構(gòu)成總的端到端損耗。PCIe 5.0的32 GT/s不需要使用Dual Port 測(cè)試方法，測(cè)試Tx時(shí)只需要將Data Lane的差分信號(hào)接到示波器進(jìn)行波形分析。針對(duì)芯片測(cè)試，遵循Base Spec，需要50GHz帶寬（UXR0504A或DSAZ504A）；主板或AIC卡要求33GHz帶寬，128GSa/s采樣率，推薦選用33G帶寬示波器（UXR0334A）配合D9050PCIC一致性軟件，如下圖：

和AIC的測(cè)試組網(wǎng)

由于PCIe 5.0 要求36dB端到端損耗條件下的信號(hào)參數(shù)，對(duì)示波器的底噪、ADC精度都提出更高的要求，基于新一代InP HB2C制程模擬前端，10bit ADC架構(gòu)的UXR系列示波器能夠更好的滿足測(cè)試需求。另外，需要注意Tx測(cè)試其中一項(xiàng)是Tx Link EQ測(cè)試，這個(gè)測(cè)試需要使用示波器配合誤碼儀進(jìn)行被測(cè)件的鏈路協(xié)商響應(yīng)測(cè)試，示波器需要4個(gè)通道直接連接，詳見文末資料下載。

?Rx測(cè)試組網(wǎng)

PCIe5.0校準(zhǔn)分為兩個(gè)測(cè)試點(diǎn)TP3及TP2，如下圖所示，其中32GT/s的Rx校準(zhǔn)要求50GHz帶寬示波器（UXR0504A或DSAZ504A）：

TP3點(diǎn)，定義為誤碼儀（M8040A）輸出電纜末端，校準(zhǔn)時(shí)連接到示波器，分別校準(zhǔn)信號(hào)幅度800mV/720mV（示波器輸入電壓范圍需滿足該幅度量程），TxEQ，Rj，Sj。

TP2點(diǎn)，定義為從TP3繼續(xù)延伸經(jīng)過(guò)可變ISI板及CBB和CLB后，示波器內(nèi)嵌入芯片封裝S參數(shù)，以及經(jīng)過(guò)參考CDR和均衡器后的TP2P壓力眼圖校準(zhǔn)，TP2P校準(zhǔn)的目標(biāo)值分別為EH 15+/-1.5mV, EW 9.375+/-0.5ps。

從PCIe 4.0測(cè)試規(guī)范開始，PCIeRx Jitter Tolerance測(cè)試變更為Rx Link EQ測(cè)試，即誤碼儀（M8040A）通過(guò)PCIe鏈路協(xié)商訓(xùn)練被測(cè)件到環(huán)回模式，測(cè)試環(huán)回誤碼率等。芯片和系統(tǒng)主板Rx LEQ測(cè)試組網(wǎng)圖及基于M8040A誤碼儀的AIC Rx Link EQ實(shí)物圖，詳見文末資料下載。

?參考時(shí)鐘抖動(dòng)測(cè)試

PCIe 5.0 取消了系統(tǒng)主板 Dual Port 測(cè)試模式，但專門定義了參考時(shí)鐘的測(cè)試內(nèi)容。在系統(tǒng)級(jí)的PCIe 5.0 PHY Test Spec v0.5 版本已經(jīng)列入了參考時(shí)鐘抖動(dòng)的測(cè)試內(nèi)容，將 CLB邊緣 SMP 接口的時(shí)鐘信號(hào)直接通過(guò)同軸電纜接入示波器，示波器帶寬至少 5 GHz。

PCI-SIG在6月份剛剛發(fā)布了Clock Jitter Tool 5.0用于PCIe 5.0系統(tǒng)參考時(shí)鐘測(cè)試，是德科技示波器內(nèi)的D9050PCIC 一致性測(cè)試工具也包含了 PCIe 參考時(shí)鐘抖動(dòng)分析工具，相噪分析選件 D9020JITA使用了相噪分析儀E5052B 的經(jīng)典互相關(guān)算法，基于UXR系列示波器可以進(jìn)行精確的參考時(shí)鐘相噪測(cè)量。

?小結(jié)

作為PCI-SIG的董事會(huì)成員中唯一的測(cè)試測(cè)量方案提供商，是德科技針對(duì)PCIe 5.0/6.0擁有完整的測(cè)試解決方案，是唯一一家完整提供從建模、仿真、互連參數(shù)表征、Tx、PLL和Rx測(cè)試解決方案的公司。

而PCIe 6.0標(biāo)準(zhǔn)將采用PAM-4調(diào)制技術(shù)，PAM-4信號(hào)天然的信噪比要比NRZ信號(hào)惡化9.6dB，對(duì)噪聲更加敏感，基于10bit ADC及擁有業(yè)內(nèi)最低底噪的UXR示波器能更好的應(yīng)對(duì)這種挑戰(zhàn)；M8040A誤碼儀硬件支持NRZ和PAM-4，支持PCIe 5.0的鏈路協(xié)商，CDR模塊N1076B硬件也支持32GBd或64GBd的NRZ, PAM-4，這些都為未來(lái)的技術(shù)演進(jìn)提供了硬件支持，無(wú)需更換硬件或多種硬件模塊冗余。

原文標(biāo)題：IC手記 ? PCIe 5.0與高速互聯(lián)芯片

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