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Verilog中四個基礎的時序分析

FPGA之家 ? 來源:FPGA探索者 ? 作者:FPGA探索者 ? 2021-08-25 11:52 ? 次閱讀

下列 時序檢查語句 錯誤的是()

A. $setup(posedge clk, data, tSU)

B. $hold(posedge clk, data, tHLD)

C. $setuphold(posedge clk, data, tSU, tHLD)

答案:A

解析:

在時序檢查函數中,$setup 函數比較特殊,格式是:

$setup(data_event, reference_event, limit);

其他常見的檢查是:

$.。..。.(reference_event, data_event, limit);

假設信號名稱為 data,時鐘 clk 的上升沿觸發 posedge clk,要求 setup 滿足 tSU,則

$setup(data, posedge clk, tSU);

常用的時序檢查語句

(1)setup 建立時間檢查

$setup(data, posedge clk, tSU);

(2)hold 保持時間檢查

$hold(posedge clk, data, tHLD);

(3)setuphold 建立/保持時間檢查

$setuphold(posedge clk, data, tSU, tHLD);

(4)width 脈沖寬度檢查

$width(posedge clk, 4);

(5)skew 時鐘歪斜檢查

$skew(posedge clk1, posedge clk2, 4);

(6)period 時鐘周期檢查

$period(posedge clk, 5);

(7)recovery 復位信號的恢復時間檢查

$recovery(posedge rst, posedge clk, 3);

(8)removal 復位信號的移除時間檢查

$removal(posedge rst, posedge clk, 3);

(9)recrem 復位信號的恢復/移除時間檢查

$recrem(posedge rst, posedge clk, recovery_limit, removal_limit);

四個基礎的時序分析

(1)對于時鐘和數據信號,分析setup建立時間和hold保持時間

setup 建立時間:在有效的時鐘沿來臨前,數據需要保持穩定的最短時間,簡寫為Tsu;

hold 保持時間:在有效的時鐘沿來臨后,數據需要保持穩定的最短時間,簡寫為 Th;

(2)對于時鐘和異步復位信號,分析recovery恢復時間和removal移除時間

recovery 恢復時間:在有效的時鐘沿來臨前,異步復位信號保持穩定的最短時間;

removal 移除時間:在有效的時鐘沿來臨后,異步復位信號保持穩定的最短時間,在這個時間以后,才可以移除復位信號;

責任編輯:haq

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