欢乐颂第一季,长生界辰东小说,旷世神医

虛擬輸入輸出（Virtual Input Output,VIO)核是一個可定制的IP核，它可用于實時監視和驅動內部FPGA的信號，如圖所示。

可以定制VIO的輸入和輸出端口的數量與寬度，用于和FPGA設計進行連接。由于VIO核與被監視和驅動的設計同步，因此應用于設計的時鐘約束也適用于VIO核內的元件。當使用這個核進行實時交互時，需要使用Vivado邏輯分析特性。

接下來將介紹VIO的原理及應用，內容主要包括設計原理、添加VIO核、生成比特流文件和下載并調試設計。

設計原理

設計以下源碼的工程，并添加VIO核：

`timescale1ns/1ps
//////////////////////////////////////////////////////////////////////////////////
//Company:
//Engineer:
//
//CreateDate:2021/08/222358
//DesignName:
//ModuleName:top
//ProjectName:
//TargetDevices:
//ToolVersions:
//Description:
//
//Dependencies:
//
//Revision:
//Revision0.01-FileCreated
//AdditionalComments:
//
//////////////////////////////////////////////////////////////////////////////////


moduletop(
inputclk,
inputa,
inputb,
outputreg[5:0]z
);
reg[5:0]z_tmp;
wire[5:0]z_vio;
rega_tmp,b_tmp;
wirea_in,b_in;
wiresel;
wirea_vio,b_vio;
assigna_in=sel?a:a_vio;
assignb_in=sel?b:b_vio;
assignz_vio=z;

vio_0Inst_vio(
.clk(clk),//inputwireclk
.probe_in0(z),//inputwire[5:0]probe_in0
.probe_out0(sel),//outputwire[0:0]probe_out0
.probe_out1(a_vio),//outputwire[0:0]probe_out1
.probe_out2(b_vio)//outputwire[0:0]probe_out2
);
always@(posedgeclk)
begin
a_tmp<=a_in;
?b_tmp<=b_in;
end?
always?@(*)
begin
?z_tmp[0]=a_tmp?&?b_tmp;
?z_tmp[1]=~(a_tmp?&?b_tmp);
?z_tmp[2]=a_tmp?|?b_tmp;
?z_tmp[3]=~(a_tmp?|?b_tmp);
?z_tmp[4]=a_tmp?^?b_tmp;
?z_tmp[5]=a_tmp?~^?b_tmp;
end?
always?@(posedge?clk)
begin
z<=z_tmp;
end?

endmodule

添加VIO后的整體設計如下：

如上圖所示，在該設計中添加一個vio核，該IP提供3個輸出端口，其中probe_out0端口用于選擇進入寄存器a_tmp_reg和寄存器b_tmp_reg的信號。當probe_out0輸出1時，將外部端口a和b提供的信號分別連接到寄存器a_tmp_reg和寄存器b_tmp_reg;當probe_out0輸出0時，將vio輸出端口probe_outl和probe_out2信號連接到寄存器a_tmP_reg和b_tmp_reg。這樣就可以通過vio提供的端口來控制整個FPGA的設計。此外，FPGA設計的最終輸出z可以連接到vio模塊的probe_in0輸入端口。

添jia VIO核

本節將添加VIO核，主要步驟如下所示。

第一步：用Vivado集成開發環境打開需要添加的工程。

第二步：在Vivado主界面左側的“Flow Navigator”窗口中找到并展開PROJECT MANAGER選項。在展開項中，找到并選擇“IP Catalog”選項。

第三步：在Vivado主界面的右側窗口中，彈出“IP Catalog”標簽頁。在該標簽頁的搜索框中輸入“VIO”，則在下面出現“VIO(Virtual Input/Output)”，如圖所示，雙擊“VIO(Virtual Input/Output)”。

第四步：彈出“Customize IP-VIO(VirtualInput/Output)”對話框。

(1)單擊“General Options”標簽，如圖所示，在該標簽頁中，按如下參數進行設置。

Input ProbeCount：1。

Output ProbeCount：3。

勾選 Enable Input Probe Activity Detectors前面的復選框。

(2)單擊“PROBE_IN Ports(0..0)”標簽，如圖所示，在該標簽頁中，按如下參數進行設置

(3)單擊“PROBE_OUTPorts(0..2)”標簽，如圖所示，在該標簽頁中，按如下參數進行設置。

第五步：單擊【OK】按鈕，退出“Customize IP”對話框。

第六步：彈出“Generate Output Products”對話框。

第七步：單擊【Generate】按鈕，退出“Generate Output Products”對話框。

第八步：在“Sources”窗口中，單擊“IP Sources”標簽。在該標簽頁中，可以看到添加了名字為“vio_0”的IP核實例，如圖所示。找到并展開“vio_0”選項。在展開項中，找到并展開“Instatiation Template”選項。在展開項中，選擇并用鼠標左鍵雙擊vio_0.veo,打開其例化模板，如下述代碼所示。

//-----------BeginCuthereforINSTANTIATIONTemplate---//INST_TAG
vio_0your_instance_name(
.clk(clk),//inputwireclk
.probe_in0(probe_in0),//inputwire[5:0]probe_in0
.probe_out0(probe_out0),//outputwire[0:0]probe_out0
.probe_out1(probe_out1),//outputwire[0:0]probe_out1
.probe_out2(probe_out2)//outputwire[0:0]probe_out2
);

第九步：在“Sources”窗口中，單擊“Hierarchy”標簽。在該標簽頁中，找到并展開“Design Sources”選項。在展開項中，找到并用鼠標雙擊top.v文件，按下述代碼修改設計代碼，并添加vio的例化代碼。

`timescale1ns/1ps
//////////////////////////////////////////////////////////////////////////////////
//Company:
//Engineer:
//
//CreateDate:2021/08/222358
//DesignName:
//ModuleName:top
//ProjectName:
//TargetDevices:
//ToolVersions:
//Description:
//
//Dependencies:
//
//Revision:
//Revision0.01-FileCreated
//AdditionalComments:
//
//////////////////////////////////////////////////////////////////////////////////


moduletop(
inputclk,
inputa,
inputb,
outputreg[5:0]z
);
reg[5:0]z_tmp;
wire[5:0]z_vio;
rega_tmp,b_tmp;
wirea_in,b_in;
wiresel;
wirea_vio,b_vio;
assigna_in=sel?a:a_vio;
assignb_in=sel?b:b_vio;
assignz_vio=z;

vio_0Inst_vio(
.clk(clk),//inputwireclk
.probe_in0(z),//inputwire[5:0]probe_in0
.probe_out0(sel),//outputwire[0:0]probe_out0
.probe_out1(a_vio),//outputwire[0:0]probe_out1
.probe_out2(b_vio)//outputwire[0:0]probe_out2
);
always@(posedgeclk)
begin
a_tmp<=a_in;
?b_tmp<=b_in;
end?
always?@(*)
begin
?z_tmp[0]=a_tmp?&?b_tmp;
?z_tmp[1]=~(a_tmp?&?b_tmp);
?z_tmp[2]=a_tmp?|?b_tmp;
?z_tmp[3]=~(a_tmp?|?b_tmp);
?z_tmp[4]=a_tmp?^?b_tmp;
?z_tmp[5]=a_tmp?~^?b_tmp;
end?
always?@(posedge?clk)
begin
z<=z_tmp;
end?

endmodule

第十步：保存該設計文件。