中國上海，2021 年 10 月 22 日——楷登電子（美國 Cadence 公司，NASDAQ：CDNS）宣布發布支持 TSMC N5 工藝的 PCI Express（PCIe）6.0 規范 Cadence IP。這款面向 PCIe 6.0 的 Cadence IP 包括基于 DSP 的高性能 PHY 和功能豐富的配套控制器，為超大規模計算和 5G 通信（包括網絡、新型內存和存儲）的新一代應用提供優化的性能和吞吐量。面向 PCIe 6.0 的 Cadence IP 的早期采用者現在可以使用相應的設計套件。

Cadence 的這款 5 納米 PCIe 6.0 PHY 測試芯片在所有 PCIe 速率下都表現出了出色的電性能。PAM4/NRZ 雙模發射器提供了最佳的信號完整性、對稱性和線性度，并且抖動極低。基于 DSP 的接收器展現了強大的數據恢復能力，同時在 64GT/s 下能承受惡劣的信號損壞和超過 35dB 的通道損耗。此外，PHY 中的先進 DSP 內核提供了連續的后臺自適應，以監測和補償環境因素引起的信號波動，實現增強的可靠性。

Cadence PCIe 6.0 控制器 IP 旨在提供最高的鏈路吞吐量和利用率，同時以極低的延遲運行。高度可擴展的多包處理架構在 x16 配置下支持多達 1024 位寬的數據路徑，同時在 1GHz 下運行，以實現 128Gbps 的最大聚合帶寬。這款控制器 IP 功能豐富，支持所有新的 PCIe 6.0 功能，包括 PAM4 信令、前向糾錯（FEC）、FLIT 編碼和 L0p 電源狀態，同時可保持完整的向下兼容性。

2021 年 7 月，Cadence PCIe 6.0 子系統測試芯片在 TSMC N5 工藝上完成流片。該子系統測試芯片集成了第二代功耗、性能和面積（PPA）優化的 PCIe 6.0 PHY 與 PCIe 6.0 控制器。該子系統測試芯片使 Cadence 能夠在系統層面驗證 PCIe 6.0 PHY 和控制器功能，并進行嚴格的合規性和壓力測試，以確保普遍的互操作性和可靠性。

“與我們長期的生態系統合作伙伴 Cadence 的密切合作，使下一代設計能夠從我們的先進技術帶來的功耗、性能和面積顯著提升的優勢中受益。”TSMC 設計基礎管理副總裁 Suk Lee 表示，“此次合作將 Cadence 領先的 IP 解決方案與 TSMC 的 5 納米工藝技術相結合，將幫助我們共同的客戶實現最具挑戰性的功耗和性能要求目標，并快速地將差異化的產品推向市場。”

“早期采用者現已開始探索新的 PCIe6 規范，我們期待看到他們利用 TSMC 和 Cadence 技術取得成效。”Cadence 公司全球副總裁兼 IP 部總經理 Sanjive Agarwala 表示，“自 2019 年推出第一代 112G-LR SerDes IP 以來，我們一直在部署基于 PAM4 的 IP，我們在 PAM4 技術方面的豐富專業知識，加上與 TSMC 的緊密合作，為我們成功推出 PCIe6 產品奠定了堅實的基礎。”

面向 PCIe 6.0 規范的 Cadence IP 支持 Cadence 的智能系統設計戰略（Intelligent System Design），該戰略實現了 SoC 的卓越設計。Cadence 針對 TSMC 先進工藝的全面設計 IP 解決方案產品組合還包括 112G、56G、裸片對裸片（D2D）和高級存儲器 IP 解決方案。

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